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  1. 20bitBINtoBCD

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  2. 在50MHz时钟下实现自增计数并驱动6位数码管进行显示-50MHz clock and drive six digital tube display increment count
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.79kb
    • 提供者:黎勇
  1. led_key_beep

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  2. 输入四路独立按键,输出四路独立LED和一个蜂鸣器。按下按键,对应的LED变量,同时蜂鸣器响,松开按键,对应的LED灭,蜂鸣器不响。蜂鸣器的功能是用四输入与门完成。这个四路很重要,整个电路扩展性很好。-Independent keys of the input four output four separate LED and a buzzer. Key is pressed, the corresponding LED variable, while the buzzer sounds, rel
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:1.6kb
    • 提供者:lcl
  1. fpxz

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  2. 分频选择系统。inclk0端输入25MHz信号,通过altpll倍频为400MHz信号C0端输出,需求不一样自己改倍频器参数。分频器clkdiv用来二分频、四分频、八分频、十六分频,分别分频为200MHz、100MHz、50MHz、25MHz四种频率信号输入到选择器中。选择器的TCLK是外部输入信号,A[3..0]是四个独立按键,选择器是用按键的不同组合来从四个分频喜好和一个TCLK中选择一路输出。代码清晰易懂,不符合需求请自行扩展-Frequency selection system. the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:339.29kb
    • 提供者:lcl
  1. pinlvji_LCD1602

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  2. 一个完整的已经过测量和验证的VHDL程序,测量范围从1Hz到1GHz的频率计,也可以当做计数器,通过LCD1602显示频率值,四路独立按键可以控制输出不同的频率值、控制对应的独立LED亮灭、控制蜂鸣器发声。输入的晶振频率是25MHz,不符合请自行在倍频器中更改参数。-Has been a complete VHDL program measurement and verification, measurement range from 1Hz to 1GHz frequency counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.05mb
    • 提供者:lcl
  1. uartest

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  2. uart发送模块测试,包含波特率转换和uart发送模块。系统时钟为50M。-uart transmit module test, including the baud rate conversion and the uart send module. The system clock is 50M.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:493.14kb
    • 提供者:蒋沪生
  1. cide_c2

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  2. 以太网芯片dm9000a测试,程序配置了DM9000a,使该芯片完成以太网口的数据发送。-The Ethernet chips DM9000A test, the program is configured DM9000a, allows the chip to complete the Ethernet port to send data.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.15mb
    • 提供者:蒋沪生
  1. klt1

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  2. klt算法的fpga实现,使用altera公司的开发环境。-the klt algorithm of the fpga implementation, altera company s development environment.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:361.37kb
    • 提供者:蒋沪生
  1. extreme_point

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  2. 极值点遍历算法,将n次一维极值点遍历结果比较,输出。-Traversal algorithm for extreme points, the n-th one-dimensional extreme points traverse the results of the output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:8.55kb
    • 提供者:蒋沪生
  1. clock2-

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  2. 用硬件描述语言在modelsim中实现时钟的双边沿触发,分别在上升沿和下降沿都输出一个方波-Use hardware descr iption language in modelsim realized in the clock bilateral along the trigger, respectively, on the rise and decline of all along the output a square wave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:10.82kb
    • 提供者:sun
  1. gray_data

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  2. 本程序可自动产生数据,存入存储器中并转化为格雷码,按时序输出。-This program can be automatically generates data such as the memory of deposit and translated into gray code, and the output time sequence.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:14.97kb
    • 提供者:sun
  1. led

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  2. 数码管显示资料适合初学者学习一定要从基础做起-The digital display information for beginners to learn must, from the basics
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.2kb
    • 提供者:houxiaoshuai
  1. PS2

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  2. 键盘控制器设计的部分资料,适合学生对此方面知识学习-it is useful for students to learn konwledge about keyboard
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:852.29kb
    • 提供者:houxiaoshuai
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