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  1. Digital-tube

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  2. 数码管显示,FPGA实验alter DE2开发板自带光盘的案例教程编程解析-Digital display, FPGA experimental alter the DE2 development board comes with a CD case tutorial programming resolution
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:5.45kb
    • 提供者:冷静
  1. traffic

    0下载:
  2. 实现4种状态的交通灯控制,延时,以及各种可以实现的功能 -To achieve the state of the four kinds of traffic light control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:663byte
    • 提供者:jam
  1. ct9999

    0下载:
  2. 很经典的数字钟程序CPLD / FPGA ,对初学者很有用。-Classic digital clock program CPLD/FPGA, useful for beginners.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:558.66kb
    • 提供者:ct
  1. decode_38

    0下载:
  2. FPGA/CPLD平台,很好用的3-8译码器源程序。-FPGA/CPLD platforms, the very well with the 3-8 decoder source.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:316.84kb
    • 提供者:ct
  1. lcd_triangle

    0下载:
  2. LCD液晶屏显示。FPGA和CPLD都能用。显示一个三角波。-LCD display. FPGA and CPLD can be used. Display a triangular wave.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-08
    • 文件大小:1.23mb
    • 提供者:ct
  1. VGA

    0下载:
  2. 用FPGA实现VGA控制器,在屏幕上显示红绿蓝三种条文-FPGA Implementation of a VGA controller, displayed on the screen red, green and blue three provisions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:275.94kb
    • 提供者:谢浩鹏
  1. time

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  2. fpga万年历 vhdl语言 能实现现实时分秒年月日 及闰年判断 整点报时-every second when the fpga calendar VHDL language can achieve real date and leap year to judge the whole point of time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.89mb
    • 提供者:孙龙飞
  1. ADDER

    0下载:
  2. 前大部分FPGA都是基于SRAM工艺的,而SRAM工艺的芯片在掉电后信息就会丢失,一定需要外加一片专用配置芯片,在上电的时候,由这个专用配置芯片把数据加载到FPGA中,然后FPGA就可以正常工作,由于配置时间很短,不会影响系统正常工作。也有少数FPGA采用反熔丝或Flash工艺,对这种FPGA,就不需要外加专用的配置芯片-Before most of the FPGA is SRAM-based technology, chip SRAM process information after po
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:690byte
    • 提供者:jjkkll123456
  1. DataCycle

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  2. 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:702.68kb
    • 提供者:zzh
  1. PipelineSim

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  2. 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-11-23
    • 文件大小:67kb
    • 提供者:zzh
  1. PIPELINE

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  2. 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.32mb
    • 提供者:zzh
  1. PipelineCPU

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  2. 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.37mb
    • 提供者:zzh
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