资源列表
one-add-two
- 半加器的设计代码，和引脚的普通设置，有很多的功能有待研究！-succeful is good
count1
- 计算器的描述，选择还在研究当中，望站长喜欢，本人在不断的学习，要找很多的资源共享大家！-hold on they
all-add
- 全加器的原理和代码。不过原理图我也做好了，有时间在传上- thank you
or
- 或门的代码，原理图同样做出来，以后会共享给大家。-thank you
www
- 实现三位二进制数相乘,含有进位位，根据乘法的过程二得出-the design is aimed at three bit digital to multiply
PL2
- 用CPLD实现的数字频率计，功能齐全，经过验证，绝对好使。-CPLD implementation of digital frequency meter, fully functional
tri-state-bidirectional-bus
- FPGA中三态双向总线的实现。以一个实 际工程中的程序来详细介绍三态双向总线实现及应用。-Implementation of FPGA in the tri-state bidirectional bus
lcd_display
- 两段式lcd_display,摘自 openHW-two part lcd display
modelsim-sdram-sim
- 包括sdram 测试平台，sdram控制器，sdram行为模型。-Includes sdram testbench, sdram controller, sdram behavior model.
dds_signaltab
- 直接频率合成器的设计 基于FPGA 运用QUARTUS，用vhdl编写-Direct frequency synthesizer design FPGA-based use QUARTUS vhdl prepared
5-15
- DDS的实现，在XILINX的FPGA验证通过。使用ROM实现的。-DDS implementations, in XILINX FPGA verification by. Using ROM.
divider
- verilog 实现的除法运算器，可以进行修改。实现更多位宽的数据。-verilog implementation of division operation can be modified. Achieve more wide data.