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  1. ADC_TCL5510

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  2. 用verilog编写的源代码 可以对此芯片进行相关操作-Written in verilog source code can be related to the operation of this chip
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:624byte
    • 提供者:ren bk
  1. IIC_EEPROM

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  2. 这是FPGA用Verilog写的IIC协议,可以对存储器进行简单的读取。-This is the FPGA using Verilog IIC protocol, you can perform simple memory read.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-10
    • 文件大小:3.71mb
    • 提供者:胡刚
  1. verilogvga

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  2. 这是FPGA用Verilog写的VGA显示程序。可以显示一个矩形框和一个小矩形。-This is the FPGA using Verilog VGA display program. You can display a rectangular box and a small rectangle.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:234.89kb
    • 提供者:胡刚
  1. FPGA--VGA-

    0下载:
  2. 这是FPGA控制VGA的一篇文章,包括原理及心得,代码也是用Verilog写的。-This is the FPGA to control VGA article, including the theory and experience, the code is using Verilog.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:54.34kb
    • 提供者:胡刚
  1. juzhenjianpan

    0下载:
  2. 这是FPGA控制4*4矩阵键盘的程序,程序是用Verilog写的-This is the FPGA control 4* 4 matrix keyboard, the program is using Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:1.17mb
    • 提供者:胡刚
  1. h2

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  2. 加法器 输入信号: 输入数实部Ra,Rb,Rc,Rd,虚部Ia,Ib,Ic,Id的数据宽度均为19位;每次向加法器阵列只能送一个操作数,包括实数R(19bit)、虚部I(19bit);操作数据a、c、b、d的顺序连续送入,在加法器列中要进行串并变换。 CP脉冲。 输出信号: 输出数实部Ra’,Rb’,Rc’,Rd’,虚部Ia’,Ib’,Ic’,Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:23.34kb
    • 提供者:郝宁
  1. lcd1602_module-

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  2. 1602液晶的驱动代码。网上很多1602液晶的代码只是驱动液晶而已,并不能很好的动态更新数据,我在参考别人代码的基础上修改后得到这段可以动态更新数据的驱动代码。-1602 LCD driver code. 1602 online a lot of code just drive LCD only, and not a very good dynamic update data, I refer to someone else' s code to get this on the basis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-04
    • 文件大小:1.47kb
    • 提供者:钱芳斌
  1. my_lcd1602

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  2. 本程序实现LCD1602显示功能,通过适当修改,能够实现在特定位置显示任意字符!-The program LCD1602 display function, through appropriate modifications, can be achieved in a specific position display any character!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:383.58kb
    • 提供者:周向阳
  1. FSM

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  2. FSM source –Next state calculation –Output calculation –State transition
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-28
    • 文件大小:480.37kb
    • 提供者:choi
  1. DFD_Demodulation

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  2. BFSK二进制键控非相干解调的FPGA实现-BFSK binary keying FPGA implementation of non-coherent demodulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:3.36mb
    • 提供者:黄星煜
  1. ADC_DAC

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  2. Altera公司CycloneII系列FPGA控制ADC/DAC的代码-Altera CycloneII FPGA control CycloneII Series ADC/DAC code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:14.28mb
    • 提供者:黄星煜
  1. DDS

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  2. 基于Altera CycloneII 21eda公司开发板的直接数字频率合成器DDS的代码。生成信号波形形状和频率均可调-Altera CycloneII 21eda company based development board direct digital frequency synthesizer DDS code. Generate the signal waveform shape and frequency can be adjusted
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:991.95kb
    • 提供者:黄星煜
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