资源列表
ZRtech-PERI7-LCM
- 基于NIOS II的LCM驱动开发，包括 TFT 9325驱动学习、 LCD彩条显示、 SD卡驱动、简易数码相框、驱动触摸 -Based on the NIOS II LCM driver development, including TFT 9325 driven learning, LCD color bar display, SD card drive, simple digital photo frame, driving touch
man2uart_latest.tar
- fpga uart串口ip核，源代码例程。-fpga uart ip core
LC3_CPU
- lc3 cpu 的verilog实现 lc 3 cpu 的verilog实现-lc3 cpulc3 cpu lc3 cpulc3 cpu lc3 cpulc3 cpu
LabA1Design2
- 设计模式比较器电路：电路的输入为两个8位无符号二进制数a、b和一个模式控制信号m；电路的输出为8位无符号二进制数y。当m=0时，y=MAX(a,b) 而当m=1时，则y=MIN(a,b)。要求用多层次结构设计电路，即调用数据选择器和比较器等基本模块来设计电路。-Design pattern comparator circuit: circuit input as two 8-bit unsigned binary numbers a, b and a mode control signal m
LabA1Design1
- 设计求两数之差的绝对值电路：电路输入aIn、bIn为4位无符号二进制数，电路输出out为两数之差的绝对值，即out=|aIn-bIn|。要求用多层次结构设计电路，即调用数据选择器、加法器和比较器等基本模块来设计电路。-Design for the number two absolute value of the difference between circuits: circuit input aIn, bIn a 4-bit unsigned binary number, the circu
music_player
- 基于modelsim和FPGA的音乐播放器-Modelsim and FPGA-based music player
con_addr_32
- 因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so it can be 32-bit adder is div
PipelineCPU
- 设计一个32位流水线MIPS微处理器，具体要求如下： 1. 至少运行下列MIPS32指令。 ①算术运算指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 ②逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 ③移位指令：SLL、SLLV、SRL、SRLV、SRA。 ④条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 ⑤无条件跳转指令：J、JR。 ⑥数据传送指令：LW、SW
Cordic_matlab
- 实现自然对数运算的cordic算法的matlab浮点仿真，以及针对FPGA硬件平台的定点仿真测试-Achieve natural logarithm of cordic algorithm matlab floating point emulation, and FPGA hardware platform for fixed-point simulation testing
adc_vga
- 基于spartan-3an 的 am-radio 可以收到6个不同频道-am radio based on spartan-3an could achieve 6 different channels, also provides vga
crc32
- 循环冗余校验码，CRC32算法的Verilog代码-Cyclic redundancy check code, CRC32 algorithm Verilog code
ADS7816
- verilog ADS7816采集程序，-ADS7816 verilog