资源列表
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- 中国地质大学sopc实验课程序。大三下学期！-China University of Geosciences sopc Lab program. Junior next semester!
cordic_exer
- 自己编写的CORDIC文件，总共6层，收敛于y轴，即求平方根和正切函数-the cordic verilog HDL file made by myself
DPD_project
- 预失真算法中，包络解波部分的verilog代码，有部分错误-envelope calculation of DPD algorithm ，verilong HDL language
naozhong
- fpga实现的闹钟程序。可以实现闹钟的基本功能。-fpga implementation alarm procedures. You can achieve the basic function alarm clock.
mem
- 一种用于测试SRAM阵列的MARCH-C算法；使用Verilog语言描述，包括SRAM模块、MRACH-C算法还有testbench-An algorithm for MARCH-C test SRAM array using Verilog language descr iption, including SRAM module, MRACH-C algorithms as well as testbench
FIR-FILTER
- FIR filter LUT based in vhdl
quartus-file
- 利用VHDL编写SPI传输与接收协议，发送单字节信息，状态机思想-Use VHDL to write SPI transmission and receiving protocol, send a single-byte information, the state machine
clock
- 用verilog编写的电子钟，里面用各个模块实现，使七段数码管上显示小时和分钟，读秒用数码管的点表示-Using verilog electronic clock, with each module inside, so the seven-segment digital display hours and minutes on the tube, with the point of a digital countdown said tube
trafficlight
- VHDL编程的一个交通信号灯，红绿黄灯切换，分主干道支干道，含代码和报告-VHDL programming a traffic lights, red and yellow switch, sub-trunk branch roads, including code and reports
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
verilog--uart--fpga
- 基于verilog的串口通信实验指导和源程序-Verilog based serial communication experiment guide and source code
ofdm_4096_OK_v2
- OFDM 4096 codes using FFT4096