资源列表
proyecto_reloj_2
- Este es el codigo de un proyecto de reloj que cuenta segundos, horas y minutos
DE2_115_CAMERA
- cycloneIV开发板完成图像数据采集，色彩空间转换，SDRAM存取数据，VGA控制等-CycloneIV development board to complete the image data acquisition, color space conversion, SDRAM access to data, VGA control etc
Radix_4
- Verilog for radix algo
Ram_test
- SRAM IS61LV64读写 经检验ok下载板子成功读写-SRAM IS61LV64 reader board successfully been tested ok download reader
ep2c8ptft
- EP2C8Q208 TFT LCD彩屏VHDL工程，含SDRAM、PLL等内容。-EP2C8Q208 TFT LCD color screen VHDL projects, including SDRAM, PLL and other content.
LFSR
- Verilog code for an 8-bit LFSR
test1
- 一 继续熟悉ISE 和Modelsim的使用，按照实验手册进行练习。 二 写一个完整的entity和architecture， 用逻辑函数构建一个1位的全加器，并用ise进行语法检查和 综合。 -Use a continue to familiar with ISE and Modelsim, practice in accordance with the experimental manual. Two write a complete entity and architectur
test2
- 实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements:
test3
- 请设计一个4位的位移寄存器，要求如下： 1） 异步复位 2） 同步加载 3） 能够完成左移，右移。位移的方式能够支持算术，逻辑，和循环位移。 4） 完成仿真，证明功能正确。 5） 能看到综合结果。 注： 不需要一个bit的输入位，并行加载即可，输出也采用并行输出 -Please design a 4 bit shift register, requirements are as follows: 1) asynchronous reset 2) syn
adder
- 实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements:
half_adder
- 半加器的VHDL实现，包括Testbench的编写，可供新手参考-Half Adder VHDL Testbench
ic74f539
- ic74f539芯片的VHDL实现，包含Testbench编写，可供新手参考。-ic74f539 VHDL Testbench