资源列表
VERILOG-USB2.0IP-core
- 完整的用VERILOG语言开发的USB2.0 IP核源代码，包括文档、仿真文件-VERILOG language with a complete development of USB2.0 IP core source code, including files, simulation files
2
- 详细功能、包含内容说明 :时钟2倍频vhdl描述,-It very important data
led8x8
- 8x8点阵滚动字幕显示驱动 verilog-8x8 dot matrix display driver verilog marquee
codeb_generator5.6
- B码校时（B码的产生）用来产生B码，实现B码校时 使设备进行同步。
solutions_manual
- 数字系统设计与VHDL（第二版）Charles H.Roth, Jr.Lizy Kurian John著 金明录 刘倩译-solutions manual to digital systems design using vhdl, second edition
xilinx_fpga
- 赛林思fpga开发实例包括verilog语言和vhdl语言-The Sailin Si fpga development Examples include the verilog language and vhdl language
lab1_VHDL
- VHDL数字系统设计工程实践，包含实验的原理，真值表和结构图描述，以及相关的VHDL代码。-VHDL digital system design engineering practice, including the principle of the experiment, truth table and chart descr iptions, and associated VHDL code.
TLC2543
- 使用Verilog实现的AD采样，很有用的！-Implemented using Verilog AD sampling, very useful!
kt3tuo
- 基于FPGA的多功能数字钟系统（层次化设计）拓展功能包括：报时、校时校分、6到18点时段控制亮灯-Multi-functional digital clock system (hierarchical design) in the FPGA-based development features include: timekeeping, school Calibration of 6-18 hours to control lighting
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
Verilog-float-mutiplier
- 32位浮点型乘法器，和开方器,很有用的一种，就是认真读懂-32 float mutiplier
alu_74181
- 4 bit alu to replace a 74LS181