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  1. DE0_NANO_GSensor

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  2. Altera DE0-Nano 开发平台Gsensor传感器应用官方Demo。-Altera DE0-Nano the development platform Gsensor sensor applications Official Demo.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:38.92kb
    • 提供者:xuguangjun
  1. DE0_Nano_SOPC_DEMO

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  2. Altera DE0-Nano 开发平台SOPC可编程片上系统实现官方Demo。-Altera DE0-Nano development platform the SOPC programmable on-chip system Official Demo.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:1.09mb
    • 提供者:xuguangjun
  1. DE0_NANO_default

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  2. Altera DE0-Nano 开发平台点亮LED基本应用官方Demo。-Altera DE0-Nano development platform lit LED applications Official Demo.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:27.35kb
    • 提供者:xuguangjun
  1. myfirst_niosii

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  2. Altera DE0-Nano 开发平台NiosII软核处理器RSIC。-Altera DE0-Nano development platform NiosII the soft core processor RSIC.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:1.06mb
    • 提供者:xuguangjun
  1. wenduchuanganqi

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  2. 利用VHDL编写的实现温度控制,可以根据温度变化将结果显示在数码管上。-Use VHDL to write the implementation of temperature control, can according to the temperature change will be showed on the digital pipe.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:1.28mb
    • 提供者:刘文鹏
  1. pwm

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  2. 通过按键粗调或细调灯的亮度,同时通过数码管显示灯的亮度。-Button coarse or fine-tune the brightness of the lights, digital display of the brightness of the lights.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:5.56mb
    • 提供者:jiazhaorong
  1. ram_led

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  2. 文件包括分频、计数、伪双口ram读些和数码管显示,将50MHz的时钟分频为1Hz并计数,然后将结果存储在RAM中,然后读取计数结果并显示。-File divider, counting, pseudo-dual port ram read digital display, 50MHz clock frequency of 1Hz and count, then the result is stored in RAM, and then read the count results and dis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:3.44mb
    • 提供者:jiazhaorong
  1. Decade-Counter

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  2. decade counter with two input and count out outputs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:567byte
    • 提供者:sreedharan
  1. fwwallace

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  2. wallace tree multiplier in verrilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-06
    • 文件大小:160.24kb
    • 提供者:arvind
  1. verilog测试代码

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  2. ug193.zip
  3. 所属分类:VHDL编程

    • 发布日期:2013-03-19
    • 文件大小:159.99kb
    • 提供者:coolhandy
  1. mux-top-module

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  2. Vhdl implementation of Mux module using and gate or gate and with testbench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-06
    • 文件大小:623byte
    • 提供者:Abhijeet
  1. FIFO-and-CAM

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  2. verilog code for gray counter,synchronous and asynchronous fifo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:24.87kb
    • 提供者:Abhijeet
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