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  1. Key_detect_code_based_Verilog

    0下载:
  2. 用Verilog hdl 语言编写的键盘检测驱动程序-Use Verilog HDL language programme keyboard test driver.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.09kb
    • 提供者:刘邦
  1. PS_interface_keyboard_driver

    0下载:
  2. 基于Verilog hdl的ps接口的键盘驱动程序。-Ps interface based on Verilog HDL keyboard driver.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:3.3kb
    • 提供者:刘邦
  1. VGA_interface_drive_program

    0下载:
  2. VGA接口的显示屏驱动程序,可显示小绿人-VGA interface display driver, can show little green men
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.12kb
    • 提供者:刘邦
  1. ds1302_drive_program

    0下载:
  2. 基于Verilog hdl的ds1302芯片的驱动程序-Ds1302 chip driver programme based on Verilog HDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.77kb
    • 提供者:刘邦
  1. dot.matrix

    0下载:
  2. 能实现点阵显示单个字符,多个字符,多个字符滚动显示等功能-To achieve a single character dot-matrix display, multiple characters, multiple characters scrolling display functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.25mb
    • 提供者:廖浩帆
  1. FASwitch

    0下载:
  2. Full Adder Design in Switch level Modelling using Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:564byte
    • 提供者:Vadivelan A
  1. iir4

    0下载:
  2. iir filter design using verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:586byte
    • 提供者:Vadivelan A
  1. binary2bcd

    0下载:
  2. binary to bcd code converter design using verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:529byte
    • 提供者:Vadivelan A
  1. RCA

    0下载:
  2. ripple carry adder design using verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:9.18kb
    • 提供者:Vadivelan A
  1. HDB3_encoder

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  2. 这个工程是实现HDB3码的编码功能,可分别输入加V、加B以及最终的HDB3码-This project is to achieve HDB3 code encoding function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.59mb
    • 提供者:Han Hsu
  1. beep1

    0下载:
  2. 音乐播放器 时钟40m 内容梁祝 可通过编辑rom改变乐谱 实现循环播放-Music player can change the clock 40m Butterfly content score achieved by editing the rom loop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.17kb
    • 提供者:王雨雷
  1. example

    0下载:
  2. 一个电子秒表,最大显示59.99,具有暂停和reset功能-An electronic stopwatch, the maximum display 59.99, with a pause and reset functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:471.07kb
    • 提供者:王翰宇
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