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  1. filter

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  2. 分享数字滤波器的FPGA实现,基于Verilog语言的硬件描述,如果你想在FPGA上实现,会很有用的哦-Share digital filter FPGA implementation based on Verilog hardware descr iption language, if you want to achieve in the FPGA, will be very useful oh ...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:7.68kb
    • 提供者:baomeng
  1. Interfacing_to_External_Static_Ram

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  2. Interfacing to External Static Ram This module colntroller is for srams
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:7.67kb
    • 提供者:starplus
  1. vhdl_clock.rar

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  2. VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响);,VHDL digital clock design process design requirements for the basic requirements: 1,24 hours count display 2, with a school function (hours, minutes) additio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:7.67kb
    • 提供者:孙超
  1. HalfAdderDesign

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  2. Half Adder Using Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:7.67kb
    • 提供者:hallowen
  1. trafficlight

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  2. 已应用在北京某校园内的交通灯控制程序,可以自动控制,手动控制,可以输入设定时间等等。verilog源代码-Has been used in a Beijing campus traffic light control procedures can be automatic, manual control, you can enter the set-up time, etc.. verilog source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:7.67kb
    • 提供者:johnnyz
  1. piezo

    0下载:
  2. FPGA上的嵌入式程序设计,由FPGA控制蜂鸣器发声,在ML507平台上测试通过。-Embedded program on FPGA,FPGA generate audio source,and tested pass on ML507 plateform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:7.67kb
    • 提供者:Zhang Qiang
  1. PS2_LCD

    0下载:
  2. 一个课程设计程序,实现FPGA解码键盘按键,并在LCD上显示的程序,可以学习状态机、时序编程-A curriculum design process to achieve FPGA decoder keyboard keys, and the program displayed on the LCD, you can learn a state machine, timing programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.67kb
    • 提供者:zhexuehan
  1. Elevator-controller

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  2. 1.该设计是一个6层自动升降电梯的控制电路; 2.每层电梯入口处设有上下请求开关,电梯内设有乘客到达楼层的请求开关; 3.设有电梯所处楼层指示和电梯运行模式指示; 4.电梯的上升和下降时间均为2秒; 5.电梯到达停站请求后,开门时间为4秒,关门时间为3秒; 6.能记忆电梯内外的所有请求信号,并按照电梯运行规则次序响应,响应动作完成后清除请求信号; 7.能检测是否超载,并设有报警信号; 8.方向优先规则:当电梯处于上升模式时,只响应比电梯所在位置高的上楼请求,有下而上逐
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:7.67kb
    • 提供者:xuling
  1. ATMEGA-16-PCB

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  2. lay out for the generic board to design embedded systems
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:7.67kb
    • 提供者:basit
  1. spi_verilog

    0下载:
  2. 在SPI操作中,最重要的两项设置就是时钟极性(CPOL或UCCKPL)和时钟相位(CPHA或UCCKPH)。时钟极性设置时钟空闲时的电平,时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的,两者的接收数据也是同时完成的。所以为了保证主从机正确通信,应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to indicate to the slave that com
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:7.67kb
    • 提供者:michael
  1. VGA.doc

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  2. 用vhdl实现横竖彩条纹的显示,通过xilinx仿真软件生成bit文件,下载到fpga开发板上-Horizontal and vertical stripes using vhdl color display, generate bit file by xilinx simulation software, download it to fpga development board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:7.67kb
    • 提供者:sandy
  1. 51

    0下载:
  2. 51单片机电子钟程序 (采用调用显示子程序以改善LED的显示闪烁现象)-51 MCU clock program (call display routines to improve the LED display flicker)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.66kb
    • 提供者:penghuifu
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