资源列表
VHDL-based-digital-frequency-meter-
- 本源码介绍了基于VHDL的数字频率计设计，其风格简约而实用-The source describes the VHDL-based digital frequency meter design, the style is simple and practical
liushuidanwei
- 流水灯加单位数码管 流水灯自动来回流动，单位数码管自动计数-Light water units plus digital tube light water flow back and forth the unit digital tube automatic counting
DES
- Data Encryption Standard(DES) VHDL Source Code
ps2
- PS2接口的VHDL实现，希望对大家有帮助。
FPGAc
- FPGA说明文档，讲解FPGA的使用方法和基本参数说明-FPGA documentation to explain the use of FPGA and the basic parameters that
ch4ex
- 一部分简单时序逻辑电路的VHDL源代码，未包含状态机描述-Part of a simple sequential logic circuits VHDL source code, does not contain a descr iption of state machine
VHDL
- 1.7段数码译码器 2.4人表决器 3.8421码十进制计数器 4.9秒减计数器-1.7 Section 2.4 digital decoder person voting 3.8421 yards in 4.9 seconds by a decimal counter counter
HA
- THIS THE VHDL CODE FOR HALF ADDER-THIS IS THE VHDL CODE FOR HALF ADDER
cordic
- cordic算法的Verilog HDL具体实现
am2901
- 4位MCU AM2901的完整VHDL程序，AM2901为主程序，其他为实体库
odd_division_wushihai
- 对于实现占空比为50 的N倍奇数分频，首先进行上升沿触发进行模N计数，计数到某一个值n时输出时钟进行翻转，然后再计数（N-1）/2次，再次进行翻转得到一个占空比非50 奇数n分频时钟。同理，同时进行下降沿触发的模N计数，等计数到n时，输出时钟进行翻转，同样再计数（N-1）/2次，输出时钟再次翻转生成占空比非50 的奇数n分频时钟。两个占空比非50 的n分频时钟进行相或运算，即得到占空比为50 的奇数N分频时钟。verilog HDL实现-For achieving a 50 duty cyc
64QAM_peng
- OFDM的64QAM调制，包含fft 星座映射 还有解调-OFDM-64QAM modulation, demodulation still contain fft constellation mapping