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  1. VGA

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  2. FPGA控制VGA显示Verilog程序代码,VGA显示8钟色彩条和网络方格-FPGA Verilog code control VGA display, VGA display 8 clock color bar and network grid
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.18mb
    • 提供者:刘先生
  1. Verilog_HDL_v2

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  2. Verilog_HDL_那些事儿_时序篇v2,找了好久才找到的电子书。-Verilog_HDL_ those things _ timing V2, for a long time to find books.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-10
    • 文件大小:15.98mb
    • 提供者:c
  1. VerilogHDL_module

    0下载:
  2. VerilogHDL那些事儿_建模篇和Verilog_HDL_那些事儿_时序篇v2是一个系列-VerilogHDL those things _ modeling and Verilog_HDL_ of those things _ timing is a series of V2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-23
    • 文件大小:6.8mb
    • 提供者:c
  1. code

    0下载:
  2. razor flipflop used in multiplier for error detecting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.78kb
    • 提供者:shiny
  1. extension_booth

    0下载:
  2. A razor based booth multiplier is used for error detecting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.17kb
    • 提供者:shiny
  1. image_combine_v

    0下载:
  2. 用于在FPGA中实现图像叠加字幕,字符为FPGA内部rom存储的点阵。-combine word on video stream in FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.3kb
    • 提供者:夏思宇
  1. mode_det

    0下载:
  2. 用于检测时钟的有无,通过输出的信号电平进行指示-For detecting the presence or absence of the clock, by the output signal level is indicated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:869byte
    • 提供者:夏思宇
  1. eth_test_xps

    0下载:
  2. 基于xilinx SOC的SDK工程和最小系统ip核,可用于以太网测试,使用LWIP协议栈-The SDK works on xilinx SOC and minimum system ip nuclear, can be used for Ethernet testing, use LWIP Stack
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-24
    • 文件大小:3.93mb
    • 提供者:夏思宇
  1. hdmi_xps

    0下载:
  2. 基于XILINX SOC的HDMI配置最小系统IP核和SDK工程,用于进行HDMI芯片的配置-Configuring an HDMI chip XILINX SOC minimum system configuration of HDMI IP core and SDK works for
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.12mb
    • 提供者:夏思宇
  1. CRC16_V

    0下载:
  2. 基于Verilog的CRC16实现,已在altera FPGA验证通过-Based on the CRC16 Verilog implementation, has been verified in FPGA Altera.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.51mb
    • 提供者:liven
  1. transmit

    0下载:
  2. vhdl实现1Hz发射桥路控制信号,设有死区时间。-vhdl achieve 1Hz emission control signal bridge, with a dead time.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:283.87kb
    • 提供者:shi
  1. pwmtransmit

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  2. 利用SPWM的控制方式实现1hz方波信号,也可用于电机驱动。-Use SPWM control method to achieve 1hz square wave signal, it can also be used for motor drive.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:281.35kb
    • 提供者:shi
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