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biyeshejiyuandaima
- 智能打铃系统源代码 功能题目名称： 基于FPGA的智能打铃系统的设计 基本要求：1、基本计时和显示功能（用12进制显示）：包括上下午标志； 2、能够设置当前时间； 3、能够实现基本打铃功能，规定： 上午06：00起床铃，打铃5s,停2s，再打铃5s； 下午10：00熄灯铃，打铃5s,停2s，再打铃5s。 重点研究问题：进行模块划分，并实现各模块的功能； -Smart features a bell system source code Title Name:
quartusII-licence
- Altera.Quartus.II6.0破解文件，对FPGA学习有用-Altera.Quartus.II6.0 crack file, learn useful for FPGA
HDB3
- 基于FPGA的HDB3编码 利用VHDL实现的源码-The HDB3 code based on FPGA implementation using VHDL source code
rs
- RS232 driver receiver - 9600b/s
display
- 4 x 7-segment LED driver
TXD
- TxD - simple RS232 transmitter
TXD_2
- TxD with ROM transmitter
NI
- NI-共同提高基于多核的软硬件平台的互用性-NI-based multi-core hardware and software together to improve the interoperability platform
IETM
- IETM在通用测试系统中的应用设计 IETM in the Universal Test System Design-IETM in the Universal Test System Design
FPGA_kongtiao
- 当今社会是数字化的社会，是数字集成电路广泛应用的社会，数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路，发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集电路。但是，随着微电子技术的发展，设计与制造集成电路的任务己不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片-Today' s society is a digital society, it is widely used in digital
Asynchronous-FIFO-design
- 异步FIFO是一种先进先出的电路，在异步电路中，由于时钟之间周期和相位完全独立，因而数据丢失概率不为零。如何设计一个高可靠性、高速异步的FIFO是一个难点，本代码介绍了一种解决方法。-Asynchronous FIFO is a kind of advanced first out circuit, in asynchronous circuit, as the clock cycle and phase between full independence, thus data loss pro
XMODEM.ZIP
- As we can see the highest percentage of students was successful at in/on theirs their3 English exams (49.6 boys and 65.2 girls). An equal number (48.1 boys and 50.9 girls) passed Math -As we can see the highest percentage of students was successful