资源列表
snag
- 4人抢答器的VHDL源代码.当设计文件加载到目标器件后，按下核心板复位按键，表示开始抢答。然后，同时按下S1-S4，首先按下的键的键值被数码管显示出来，对应的LED灯被点亮。与此同时，其它按键失去抢答作用。-4 Responder of the VHDL source code
stopwatch
- 数字秒表的VHDL代码。当设计文件加载到目标器件后，设计的数字秒表从00-00-00开始计秒。，直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（核心板上复位键）秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
digital
- 多功能数字钟的VHDL源代码。多功能数字钟具有的功能：显示时－分－秒、整点报时、小时和分钟可调等基本功能。钟表的工作是在1Hz信号的作用下进行，每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时。-Multifunction digital clock VHDL source code. Multi-function digital clock with functions: display- minutes- seconds
ledrom
- 流水灯的VHDL源代码。当设计文件加载到目标器件后，LED灯会按程序设定的规律进行闪烁。-Water lights VHDL source code. When the design document, after loading to the target device, LED lantern according to the procedure set by law of flicker.
Asynchronous_Resets_FILO
- 外国编程高手关于异步fifo和复位电路的精度论述。-Master a foreign programming asynchronous fifo and the reset circuit on the accuracy of exposition.
shangchuan
- 几个基于VEGA的小程序 供大家参考学习-A small number of VEGA-based procedures for your reference study
fifo
- fifo的代码,经过测试可以使用，很有用处，可以放心使用-a fifo module,the code has been tested and it is usefull
reinformationregardingapplicationfee
- paper format that includes Viterbi Decoder complete VHDL code for the document. Nh format paper format that include s Viterbi Decoder complete VHDL code for the document. Nh format paper format that includes Viterbi Decoder complete VHDL code for the
RISC
- 32 bit RISC Processor with 3 stage pipeline
DDS
- 用FPGA实现的DDS信号发生器（ALtera的）-DDS signal
MDAPSK
- 用FPGA实现调制解调（MDAPSK调制解调技术研究及FPGA实现）-MDAPSK FPGA
CCK
- 基于FPGA的CCK基带调制解调技术的研究实现-CCK