资源列表
crc_accelerator
- CRC 的Nios的软核处理，系统采用Altera Nios IP核进行CRC算法，算法运行时间比常规CRC校检节省很多。-CRC' s Nios soft-core processing, the system uses Altera Nios IP core for CRC algorithm, algorithm running time than the conventional CRC checkout save a lot.
game
- 小游戏规则： led(0 to 3)是按一定规律不断发亮，每次只有一个灯亮，每个灯都和我们BASYS板上的四个按钮中的一个对应着，当Led(0 to 3)中的灯亮时，我们要按对相应的按钮时候，在led(4 to 7)中对应的按钮就会亮起，并且八段码显示的数字也相应的加上一，要是按错了led（4 to 7）灯不亮，且显示数字减1。-A small game in which LED(0 to 3) lights in turn. Just one LED turns on each tim
ADC_AMP
- VHDL code for ADC on Spartan 3E starter kit
frehp
- 基于频率抽样方法实现Ⅰ型FIR数字高通滤波器-Based on the frequency sampling method to achieve type Ⅰ FIR digital high-pass filter
VerilogExample
- 此文件包含大量的verilog例程，对学习很有帮助。-verilog example
uart
- FPGA中的UART模块，调试通过的哦！！希望对大家有所帮助，呵呵。。。我用的是quartus7.2版本编写的，当然也有些copy网上的-FPGA in the UART modules, debugging through the Oh! ! We want to help, Hehe. . . I use the quartus7.2 version of the written, of course, also some copy online
add_16bits
- 這是16bits加法器,利用verilog程式撰寫-adder-19bts
adder
- 加法器程式設計,這是利用verilog寫的-adder
RA
- ripple adder 程式撰寫,此利用verilog撰寫-ripple adder
for_ws
- 裡頭有加法器,全加器,rippple adder-full adder ,rippple adder
divtest
- VHDL数字锁相环所用的分频器，需要的同学可以试一下。-fenpinqi
an484_CN
- 用MAX II CPLD，通过SMBus 实现GPIO 引脚扩展-With the MAX II CPLD, achieved through the SMBus pin GPIO expansion