资源列表
timing_ctrl
- 接收时序控制器的verilog描述，及仿真波形。-Receive timing controller verilog descr iptions, and simulation waveforms.
div
- verilog任意分频电路实现，仿真效果非常好-div dclk
Convolutionalencoder
- 应用VHDL语言实现的卷积编码器的应用程序-Application of VHDL language implementation of the convolutional encoder applications
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- 非常经典的FPGA设计PPT，北航夏宇闻老师讲义-FPGA designs are very classic PPT, Beihang XIA Yu-Wen teacher handouts
ethernet_tri_mode.tar
- 基于verilog编写以太网激励程序源代码-Ethernet-based incentive program write verilog source code
freedev_i2c
- 基于Verilog编写的分频电路源程序代码，-Prepared based on the Verilog source code for the sub-frequency circuits
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- 一个用VHDL语言编辑的一个8位的用于相等比较的比较器-easy
VHDLxl
- 适合新手用的VHDL语言的程序实例包，里面包含了好多的有用小程序！是我以前收集的-easy
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- 一个适合新手用的VHDL实用教程！！虽然不是很全面，的但是还不错-part1
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- 一个适合新手用的VHDL实用教程！！虽然不是很全面，的但是还不错-part2
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SZZ
- 这是一个数字钟的VHDL语言，具有调时、调秒、调分功能，同时，还具有十二小时制向二十四小时制切换功能-This is a digital clock in VHDL language, with a tune, the tone seconds and sub-transfer function, while the system also has 12 hours to 24 hours the system switching function