资源列表
VHDL
- VHDL的电子教案，讲述VHDL语句、语言要素程序结构和仿真等-VHDL electronic lesson plans, tells VHDL language elements statement, a program structure and simulation, etc
USB2_0
- USB2_0控制器CY7C68013与FPGA接口的VerilogHDL实现.rar-CY7C68013 and FPGA controller USB2_0 interface VerilogHDL achieve. Rar
Lecture6-Bus-Architecture
- simple processor with wirting in vhdl
test5
- 本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上 显示相应的键值。在实验中时，数字时钟选择 1KHZ 作为扫描时钟，用四个拨动 开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进 制的值。 实验箱中的拨动开关与 FPGA 的接口电路，以及拨动开关 FPGA 的管脚连 接在实验一中都做了详细说明，这里不在赘述。-The experiment required to complete the task in the role of the clo
FIR_128
- FIR 128阶低通滤波器，由matlab仿真并在quartusII中实现-FIR 128 order low-pass filter
THANHGHIDICH
- thanh ghi dich vhdl xilinx 12.4 file vhdl
breath_led
- verilog breath led sourece code
38yimaqi
- 学习设计一个3/8译码器，并在实验板上验证； 2．学习使用VHDL语言进行逻辑设计输入； 3．学习设计仿真工具的使用方法； -Learning design a 3/8 decoder experiments, the board validation 2. Learn to use VHDL language to logical design input 3. Learning design simulation tools using methods
IPTV-V2.2
- IPTV机顶盒技术规范V2.2（修订版）-iptv standard v2.2
efcount
- 完整的等精度频率相位计，包含了项目文件、VHDL源代码、RTL电路图-Such as the complete phase of the frequency accuracy, including the project document, VHDL source code, RTL circuit
digit-clock
- 基于quartus II 软件用vhdl语言写的数字时钟实验 源代码、最终生成文件全程奉献-Quartus II software-based language used to write the vhdl source code digital clock experiment, the resulting file full dedication
PWM_IP_TEST
- 自定义PWM的IP核 符合avalon总线格式-Custom PWM IP core is in line with the avalon bus format