资源列表
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- 四层楼电梯控制,每层楼到达停留5个时钟周期。使用状态机。-four floors s elevator design
pid_VHDL
- 这是PID算法的VHDL实现，详细说明了如何实现PID算法！-This is the PID algorithm VHDL implementation, a detailed descr iption of how to realize PID algorithm!
FPGASDRAMverilog
- 一个基于Xilinx FPGA的DDRSDRAM的Verilog控制代码，使用的FPGA为Virtex完整源代码。-A Xilinx FPGA-based control DDRSDRAM the Verilog code for the Virtex FPGA using the full source code.
DP8051_FREE
- Free 8051 core upload
verilogiic1121
- IIC通信Verilog源码，基于FPGA的IIC时序，有助提高对串行通信的认识。-IIC communication
AD9512_test
- 该程序包实现时钟芯片AD9512调试，完整的程序包(Clock chip AD9512 debugging, achieve use successfully)
Timer_New
- 数字时钟，24小时显示功能 但是清零有问题-Timer for vhdl
A-Novel-Coordinated-Control-Strategy-for-Improvin
- A Novel Coordinated Control Strategy for Improving
dds_first
- 用vhdl语言，通过加法器和寄存器实现fpga的dds功能-Using vhdl language, and register through the adder to achieve the fpga functional dds
Altera-FPGA-TimeQuest
- 在Altera的FPGA中实现高速Link口的时序约束方法-The timing constraints Methods in Altera' s FPGA to achieve high-speed Link port
dds_1024
- fpga实现DDS，1024个点，已通过Q2综合，绝对好用-fpga achieve DDS, 1024 points have been integrated through Q2, the absolute ease of use
count
- 本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时，计数器归0，当开关拨至低电平时，计数器开始计数。 该电路包括分频电路，计数器电路，二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr iption language to design a 0 ~