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  1. anjianjbujin

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  2. Verilog 按键 步进电机 带有按键防抖-Verilog button strp motor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:611.72kb
    • 提供者:lr
  1. IIC

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  2. IIC总线程序设计 FPGA Design - Best Practices- FPGA Design- Best Practices
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:611.78kb
    • 提供者:李宁
  1. 3333333

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  2. 基于vhdl语言的同步fifo的宏模块调用程序,可学习fpga的宏模块调用方法-Synchronous fifo vhdl language-based macro block the calling program, can learn fpga macro module calls methods
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:611.97kb
    • 提供者:刘茂茂
  1. ledscreen

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  2. FPGA上lcd屏幕显示控制程序,verilog代码-Lcd screen display program . Codeing in Verilog HDL .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:612kb
    • 提供者:张宇嘉
  1. FIR

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  2. 基于VHDL语言编写的FIR数字滤波器,要的速度-Finite Impulse Response
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:612.05kb
    • 提供者:pl
  1. FPGA-step-by-step

    0下载:
  2. FPGA入门图文教程,主要介绍Altera的入门级程序。-FPGA Starter graphic tutorial,step by step program for altera chip.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:612.27kb
    • 提供者:alex
  1. Vga

    0下载:
  2. The code is used to interface PC monitor with Spartan 3E for the display. if you run the program on spartan 3 you would be able to see different test pattern on the monitor screen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:612.39kb
    • 提供者:asit
  1. stable_key

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  2. 按键消抖电路,包含VHDL编写的程序,以及VerilogHDL编写的程序-Key debounce circuit, including a program written in VHDL, as well as programs written VerilogHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:612.75kb
    • 提供者:路政西
  1. LCD

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  2. LCD的循环输出,在Quartus二的环境下进行开发,DE2-70的开发板,用VHDL语言编写-LCD de xúnhuán shūchū, zài Quartus èr de huánjìng xià jìnxíng kāifā,DE2-70 de kāifā bǎn, yòng VHDL yǔyán biānxiě
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:612.84kb
    • 提供者:王鲁苏
  1. prog-16-Hex-to-BCD

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  2. 8051 source code to convert Hex to BCD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:612.86kb
    • 提供者:Parth Borda
  1. mux1

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  2. 利用verilog编写的一个乘法器,没有仿真,应该是对的。-this is a verilog cheng xu, cheng fa qi。mei you fang zhen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:612.89kb
    • 提供者:李才
  1. szmiaobiao

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  2.  应用VHDL语言设计数字系统,很多设计工作可以在计算机上完成,从而缩短了系统的开发时间,提高了工作效率。本文介绍一种以FPGA为核心,以VHDL为开发工具的数字秒表,并给出源程序和仿真结果。 -Application of VHDL language design digital systems, a lot of design work can be completed on the computer, thereby reducing system development time a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:612.9kb
    • 提供者:yyyyyy
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