资源列表
comp
- 数值比较器，Verilog实现，带具体实验说明文档。-Numerical comparator, Verilog realization of experiments with specific documentation.
a
- 基于fpga的vhdl十进制 计数器，简单好用-Decimal counter vhdl fpga-based, easy to use
acc32bit 本设计为32位数字相位累加器
- 本设计为32位数字相位累加器，门级描述的Verilog代码。其中，acc32bit.v为顶层文件，full_add1.v为一位全加器的门级描述模块，flop.v为触发器的门级描述模块。-The design for the 32-bit digital phase accumulator, gate-level descr iption of the Verilog code. Which, acc32bit.v as top-level file, full_add1.v as a full
C8255
- 这是ALDEC公司的8255IP core，是用VHDL 语言写的，包括文档和代码-This is a ALDEC the company' s 8255IP core, is written in VHDL language, including the documentation and code
3.VGA
- FPGA驱动VGA接口显示彩虹条的实验，代码VHDL跟Verilog HDL的都有-FPGA drive VGA interface to display
shuzicunchushiboqi
- 当输入信号进入数字式存储示波器时，通过A/D转换器将输入端的信号转换成相应的数字并存入存储器，该过程在采样时基电路的控制下不断地循环进行，而这时仪器的触发电路不断监测输入信号，看控制电路是否出现触发状态，一旦触发条件满足，则采样过程中断，处理器通过对存储器内采样数据的处理和显示，即可在屏幕上重现信号电压与时间的关系，也就是信号电压波形。-When the input signal into the digital storage oscilloscope, via A/D converter i
ovm-1[1].0.1.tar
- ovm 公开的源代码，用于asic设计验证，但要ncverilog的仿真器一起用-ovm verfication package
16QAM
- 基于FPGA 16QAM解调verilog代码，-16QAMdemoluator veriliog
can_exm1_sys
- CAN总线的数据采集，FPGA到USB。verilog hdl语言。-CAN bus data acquisition, FPGA to the USB. verilog hdl language.
EncoderUsingif
- encoder using else if statement
light_wys
- 基于FPGA的交通灯设计，有简短的程序应用-Design of FPGA-based traffic lights
dds
- 如何利用FPGA产生DDS调频信号 很具体的-How to make use of DDS generated FM signal FPGA specific