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  1. VHDL-language-tutorial

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  2. VHDL语言的语言基础、基本结构,以及常用电路VHDL程序-Language-based VHDL language, the basic structure and common circuit VHDL program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:907.25kb
    • 提供者:施勇
  1. signal

    0下载:
  2. 在QuartusII软件环境下,运用VHDL语言编写的信号发生器的实现,包含仿真波形-In quartusii software. use vhdl language of signals to the realization of programme- and emulation waveforms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:907.25kb
    • 提供者:陈颖
  1. startup

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  2. Spartan-3E starter开发板入门例程的重新编译版本,本版本使用最新版ISE14.1重新编译。补充缺少的文件,实际测试通过。-Spartan-3E starter development board entry routine re-compiled version, this version use the latest version ISE14.1 recompile. Added missing files, through the actual test.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:907.36kb
    • 提供者:emouse
  1. verilog_sample

    0下载:
  2. example code verilog for clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:908.1kb
    • 提供者:Nguyen
  1. TLC5510APhase

    0下载:
  2. 运用TLC5510A高速(20M),扫描出波形,测量相位差,两个TLC5510A测两个波形. -TLC5510A use of high-speed (20M), scanning waveform, phase difference measurement, Measuring 2 2 TLC5510A waveform.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:908.44kb
    • 提供者:张春龙
  1. shc

    0下载:
  2. 自己想的写的。。是毕业时候用到。的、、谢谢大家-They want to write. . When used graduation. , And, thank you to see
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:908.45kb
    • 提供者:吕彪
  1. mydesign_DPLL

    0下载:
  2. 实现了数字锁相环设计,可以用于信号的时钟提取供本地时钟使用-the design introduced a method to use DPLL,we can get the local clock from the signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:908.85kb
    • 提供者:123456
  1. S4_LCD_V

    0下载:
  2. 我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 LCD模块的程序
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:909.28kb
    • 提供者:孙建军
  1. Medical_Image_processor

    0下载:
  2. Medical_Image_processor in VHDL。-Medical_Image_processor in VHDL.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:909.29kb
    • 提供者:严刚
  1. cpu

    0下载:
  2. 一个简单的CPU设计,支持add,sub,mvi,mv四条指令,用Verilog语言编写,在Quratus II上编译通过,仿真正确。-A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:909.75kb
    • 提供者:姜涛
  1. VIP_RAW2RGB2Gray_Medium_Sobel_Erosion_Dilation

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  2. 通过纯HDL逻辑实现,对ov7725摄像头进行图像采集,存储,处理,包括中值滤波,边缘检测等经典图像算法实现(Through the realization of pure HDL logic, image acquisition, storage and processing of ov7725 camera, including median filtering, edge detection and other classic image algorithms.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:910kb
    • 提供者:SakuraForever
  1. yima

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  2. 用VHDL语言和原理图设计方法混合设计一个计数译码显示电路-Using VHDL and schematic design to design a method of mixing count decoding display circuit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:910.17kb
    • 提供者:王先生
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