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  1. vganew

    0下载:
  2. vga code for FPGA SPARTAN 3E
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.02mb
    • 提供者:candy
  1. sim_nandflash

    1下载:
  2. 完成FPGA对NAND FLASH的读写操作,整个控制构架搭设完毕,可以添加新的功能。板级验证正确,有仿真波形和三星NAND FLASH 手册。-FLASH read and write operation to complete, board-level verification is correct for the new to FLASH friend, a simulation waveform and Samsung FLASH Manual
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-03-23
    • 文件大小:1.02mb
    • 提供者:wangbo
  1. PCI-IPcoreor1k[1]

    0下载:
  2. PCI的ip core,VHDL代码,希望对大家有帮助-PCI-ip core, VHDL code, we hope to help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.02mb
    • 提供者:李明
  1. Verilog_example

    0下载:
  2. 本文件包括多路选择器器建模,译码器实验程序,加法器实验程序,比较器实验程序,计数器建模,I2C接口标准建模源码,串行接口RS232标准建模源码标准,LCM建模源码,时钟6分频源码,串并转化源码。 ,对于硬件设计初学者来说有一定的参考价值。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.02mb
    • 提供者:朱秋玲
  1. can_fpga

    0下载:
  2. Can bus for fpga ,Can bus for fpga-Can bus for fpga,Can bus for fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.02mb
    • 提供者:deng
  1. counter

    0下载:
  2. 实在在开发板上显示的摸60计数器,时钟分频为1s,能在数码管上显示-Development board really feel 60 counter display, the clock frequency of 1s, can be displayed on the digital tube
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.02mb
    • 提供者:李佳旭
  1. Final

    0下载:
  2. Frequency Counter Using Signal Generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.02mb
    • 提供者:onur
  1. VHDLyushizgp

    0下载:
  2. 《VHDL与数字电路设计》配套光盘,可以实际调用-err
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.02mb
    • 提供者:alextuo
  1. s1_core.tar

    0下载:
  2. SPARC model verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.02mb
    • 提供者:sam3001
  1. STDP602x-DP-HDMI-VGAtoLVDS

    0下载:
  2. Datasheet for Genesis Microchip STDP602x-DP,HDMI,VGAtoLVDS
  3. 所属分类:VHDL编程

    • 发布日期:2013-07-07
    • 文件大小:1.02mb
    • 提供者:Denis
  1. dingceng

    0下载:
  2. 简单的地铁售票系统,可以实现1元,2元,5元投币,自选票数-Simple subway ticketing system that can achieve 1 yuan, 2 yuan, 5 yuan coin, optional Votes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.02mb
    • 提供者:沫沫
  1. c8051

    0下载:
  2. USB v1.1 RTL and design specification
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.02mb
    • 提供者:QiangWang
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