资源列表
core_arm_latest.tar
- VHDL Coding for ARM Processor.
VHDLaddercode
- 为了给大家紧张的工作减轻点负担，我把带进位输入的8位加法计数器上传在此，希望大家支持-In order to alleviate the intense work we point the burden, I entered into the 8-bit adder counter From Here, I hope you will support
HDB3
- 用Verilog HDL语言进行HDB3编码，并通过Quartus Ⅱ仿真验证-With the Verilog HDL language HDB3 coding, and simulation by Quartus Ⅱ
miaobiao
- 它具有计时功能。此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时，再次按下start键后， 暂停计时，秒表显示内容闪烁。 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。-It has a timer function. This stopwatch has two buttons (reset, start) reset button is pressed, the stopwatch is clear
AllegroV16_wn_GB
- velog for I2C and 16c450
temp
- 掌握时间一直是人们最基本的需求，而在快节奏的当今社会，时间更是一个很重要的工具。电子时钟是利用电子技术构成时钟功能的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，拥有更长的寿命，因此现在越来越得到广泛的使用。按照系统设计功能的要求，系统分为综合计时模块，数据调整模块，红外接收解码模块以及显示模块等4个模块，其中综合计时模块又包含7个子模块（年、月、日、星期、时、分、秒），每个子模块都具有预置，计数和进位的功能。(Time is always the basic need of p
DE2_LTM_TEST
- DE2开发板的TRDB-LTM测试程序，完成基本的画图功能-DE2 board TRDB- LTM test program to complete the basic drawing functions
sswcsz3
- VHDL实现猜数字游戏，北邮数电实验，功能齐全，有伪随机-VHDL realization guessing game, BUPT number of electric experiment
system-generator--BPSK
- 基于system generator 的BPSK 全数字通信机（原创论文+全部代码d-Based on the generator system. BPSK digital communication equipment (original papers+ code
Decoder2x4_A
- 基本的2對4解碼器,方便給4位多工7段LED的掃瞄控制-The basic two pairs 4 decoder, easy to work more than four 7-segment LED scanning control
QBB_SMALL_CPLD-32X512--2009-09-04
- 实现大型LED屏显示的CPLD程序，对FPGA学习很有帮助-To achieve large-scale LED screen display of the CPLD program, very helpful for learning FPGA
zynq_IP
- 这是德致伦公司培训 zynq 7000系列的一个经典例子，是关于自定义挂载核的VGA接口-this is a example for ZYNQ 7000