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  1. ddfs.rar

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  2. 基本FPGA的DDS信号发生器,可产生1-1MHZ任意频率的三角波,方波,锯齿波,正弦波,Basic FPGA-DDS signal generator, can produce 1-1MHZ arbitrary frequency triangle wave, square wave, sawtooth, sine wave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.31mb
    • 提供者:吴宏伟
  1. digital_clock

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  2. 用Verilog HDL 设计一个多功能数字钟,包含以下主要功能: (1) 计时,时间以24小时制显示。 (2) 校时, (3) 跑表:启动、停止、暂停 -Verilog HDL design with a multi-functional digital clock, includes the following main functions: (1) time, time to 24-hour display. (2) school, (3) stopwatch: start
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.31mb
    • 提供者:冯鑫
  1. DesignrecepiesforFPGAs

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  2. This book provides a rich toolbox of design techniques and templates to solve practical, everyday problems using FPGAs. Using a modular structure, the book gives easy-to-find design techniques and templates at all levels. together with functional cod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.31mb
    • 提供者:AWAIS
  1. pciug159

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  2. XILINX ISE生成PCI-CORE时产生的用户文档,帮助编写PCI通信用户逻辑,非常有用-XILINX ISE generation PCI-CORE generated user documentation to help users prepare PCI communication logic, a very useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.31mb
    • 提供者:田杰
  1. HDB3_decode

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  2. 用Verilog HDL语言进行HDB3译码,并通过Quartus Ⅱ仿真验证-With the Verilog HDL language HDB3 decoding, and simulation by Quartus Ⅱ
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.31mb
    • 提供者:jabeile
  1. cpu_vh

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  2. 一个大学计算机组成原理CPU的课程设计,比一般的CPU的课程设计多了几种寻址方式,总共六种寻址方式,对CPU的内部问题能有很深的了解。-Principles of Computer CPU of a university curriculum design, the CPU than the average of several courses designed to address multi-mode, a total of six addressing modes, the CPU'
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.31mb
    • 提供者:
  1. single_cycle_16bit_computer

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  2. This single cycle 16-bit computer with testbenches written in Verilog. It shows a result based on the instruction memory. I also included documents about the structure of the single cycle computer-This is single cycle 16-bit computer with testben
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.31mb
    • 提供者:my_watt
  1. 0522

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  2. 自己今年的毕业设计DDS波形发生器,有正弦波,方波,三角波,锯齿波.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.31mb
    • 提供者:dawn
  1. TimeQuestxuexi

    0下载:
  2. TIMEQUEST学习的好资料,可以教会大家如何使用ALTERA的时序分析工具-TIMEQUEST learning good information, can teach you how to use timing analysis tool ALTERA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.31mb
    • 提供者:闫碎猴
  1. TimeQuest

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  2. TimeQuest就一定要搞定-TimeQuest to have to get
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.31mb
    • 提供者:fangyuanyong
  1. Freq

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  2. 该源程序为一个频率发生器,可以产生不同频率的时钟信号,上开发板测试通过。-The source is a frequency generator that can generate clock signals of different frequencies, the development board test.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.31mb
    • 提供者:xiao
  1. dxp_intlib_by_myself

    1下载:
  2. 该软件包为dxp的集成元件库,本人整理的。方便大家使用-The integrated software package for the dxp library, I finishing. Convenience we use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.31mb
    • 提供者:校撒
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