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  1. qv036

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  2. Complete class-based image processing, contains all of the source code, auto image, There is a well attenuation curve as input to calculate its seismic waves, Transceiver contains two client programs.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:3kb
    • 提供者:geifingpiukei
  1. bserf

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  2. Chaos indicator for Lyapunov index calculation, A one-dimensional transfer matrix method to calculate the phonon crystal structure, Stepwise linear regression.
  3. 所属分类:VHDL/FPGA/Verilog

  1. jqhiy

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  2. ofdm system simulation including 16qam modulation fft windowing modules plus cp, Can be widely used in data analysis and forecast data, Partially achieved tracking speed iterative relaxation algorithm.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:3kb
    • 提供者:nengqeisui
  1. im726

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  2. Modeling and simulation pwm rectifier Channelized receiver based on multi-phase structure, matlab implements five gray correlation degree computing model.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:3kb
    • 提供者:nengqeisui
  1. apb_uart

    2下载:
  2. 带apb接口的uart,带testbench,测试过,可以使用(The uart module with apb interface)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-28
    • 文件大小:3kb
    • 提供者:songchao
  1. basic_uart

    0下载:
  2. basic code for UART receiver and transmeter
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:3kb
    • 提供者:Ravin48
  1. 一个简单的UART

    0下载:
  2. 实现串口基本功能,具有奇偶检验,主时钟与波特率相差16倍(Basic function, a serial port with parity check, master clock and the baud rate is 16 times clk)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:3kb
    • 提供者:ribbit_wang
  1. Digital_Tube_Core

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  2. 以ip核的形式来控制数码管显示,减少cpu资源开支。(Digital_Tube_Core/Digital_Tube ip)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:3kb
    • 提供者:haohmf
  1. SMG

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  2. 实现将BCD码动态扫描显示在数码管上--verilog(The realization of dynamic scanning BCD code displayed on the digital tube --verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:3kb
    • 提供者:Yukioooo
  1. ece385sp16_lab4_adders

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  2. 加法器, 三种加法器的实现。不同的逻辑速度和逻辑结构(adders, three types of them)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-05
    • 文件大小:3kb
    • 提供者:wuhaonan
  1. GCD calculator

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  2. gcd calculator is a module that if two parameter has egual value ...
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:3kb
    • 提供者:allia
  1. clok count and reset

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  2. counting0 amount of pulses with reset
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:3kb
    • 提供者:allia
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