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  1. Beverage_machine_controller

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  2. VHDL语言实现饮料机的控制,其中顶层电路模块中包含两种饮料控制电路,控制电路以递减计数器为基础。-VHDL language beverage machine control, including top-level circuit module includes two beverage control circuit, control circuit to decrease the counter basis.
  3. 所属分类:VHDL编程

    • 发布日期:2017-04-13
    • 文件大小:1.21kb
    • 提供者:sdfsd
  1. led

    0下载:
  2. 学学习VHDL语言的使用,让led灯实现不同的控制达到设计目的-VHDL language school to learn the use of led lights to achieve different control designed to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.21kb
    • 提供者:chalk
  1. parallel_CRC_code

    0下载:
  2. CRC Generation can be done by using PARALLELISM. Efficient method to calculate CRC in less time. By using more hardware for parallel CRC and obtaining more latency and throughput.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.21kb
    • 提供者:Sankar MK
  1. squareroot.rar

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  2. vhdl源代码,可以开16比特的平方根,算法简单,速度快,this is a vhdl code for square root
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-22
    • 文件大小:1.21kb
    • 提供者:lei
  1. Audio_In_Deserializer

    0下载:
  2. The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and outpu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.21kb
    • 提供者:gasha
  1. vhdl-dianziwannianli

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  2. 基于FPGA的电子万年历,此电子万年历系统主要有8个模块分别设计1. 主控制模块 maincontrol 2. 时间及其设置模块 timepiece_main 3. 时间显示动态位选模块 time_disp_select 4. 显示模块 disp_data_mux 5. 秒表模块 stopwatch 6. 日期显示与设置模块 date_main 7. 闹钟模块 alarmclock 8. 分频模块 fdiv -FPGA-based electronic calen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:1.21kb
    • 提供者:黄枫
  1. VIRTEX2-ISE-VHDL

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  2. XILINX virtex5 板子上做演化硬件时ISE 12.1中的硬件构架语言描述-XILINX virtex5 VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:1.21kb
    • 提供者:陈芹芹
  1. New-folder

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  2. different method to implement decoder and on for detectorn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.21kb
    • 提供者:vikas saini
  1. fir25

    0下载:
  2. 用VDHL写的25阶对称FIR滤波器,在塞克隆3FPGA下验证没有问题(AD采样时钟50Mhz,这个对硬件设计有点要求),里面调用官方乘法器API,要节省资源可以采用CSD编码转换乘法器,可以减少一半以上的资源-VDHL written by a 25th order symmetric FIR filter in Seke Long 3FPGA under verify that no problem (AD sampling clock 50Mhz, this design is a bit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.21kb
    • 提供者:wangjin
  1. DM412_1ea_test

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  2. 点晶DM412单颗级联测试程序,使DM412输出恒流,修改级联数可做点光源控制程序-DM412 single point crystal cascade testing procedures so that the output current DM412, modify the number of cascade control procedures can point light source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-08-09
    • 文件大小:1.21kb
    • 提供者:ghmlove
  1. alu

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  2. 用VHDL实现8种运算的ALU,带鱼不带符号的加减乘除,与或异或和求反-Use VHDL to achieve the eight kinds of computing ALU, hairtail unsigned addition and subtraction, multiplication and division, with or XOR and seek anti-
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:1.21kb
    • 提供者:helen
  1. 2-ask

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  2. 2-ASK调制解调的FPGA实现。ASK-TWO为调制程序,two-ASK为解调程序。-2-ASK modulation and demodulation of the FPGA. ASK-TWO for the modulation process, two-ASK for the demodulation process.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.21kb
    • 提供者:张维
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