资源列表
int_div
- 任意计数的分频器，实现功能超强；只需改变分频数字而已-frequency divider vhdl
fifo
- 一个经典的fifo的Verilog工程实例，相信对初学者会有一定的帮助。-A classic instance of fifo Verilog project, I believe there will be some help for beginners.
keyboard4_4
- 该代码是4乘4标准键盘扫描程序的源代码，用VHDL编写的，我在调试的时候忘记设置复位键了，大家也要注意了-The code is 4 x 4 standard keyboard scan a program's source code, prepared by the use of VHDL, I remember when debugging set the reset button, we have to pay attention to the
11
- VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同，也请自行修改。 如发现错误请来信指正或在BBS上提出。 -VHDL syntax support is not the same as the scope, the following procedures for some of the st
bus
- 一个简单的总线bus代码，初学者可以借鉴学习-A simple bus-bus code, beginners can learn to learn
ADS2807_Ctrl
- ADS2807控制,模块功能：取回控制字，控制AD采样速率和AD的地址发生器-ADS2807 control, module function: retrieve control word, control AD sampling rate and AD address
cpld-clock
- VHDL语言编写的时钟显示代码，简短而又易懂，个人觉得很不错
219encode
- （219）卷积编码的verilog hdl源代码,很有用的啊,
New
- amba ahb master decoder
division-by-convergence
- a code for goldschmidt divider-a code for goldschmidt divider....
fifo_01
- 8位相等比较器，比较8位数是否相等 -- 8-bit Identity Comparator -- uses 1993 std VHDL -- download from www.pld.com.cn & www.fpga.com.cn-eight other phase comparators, Comparing the same whether the median 8 -- 8-bit Identity Comparator -- uses 1993 std VHDL --
counter99
- 全部通过，是我的精心设计，完全满足初学者的要求。0-99自动记数-all passed, I was carefully designed, fully meet the requirements of beginners. 0-99 automatic counting