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  1. fenpin51

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  2. 任意整数分频器,输出方波可调占空比(已仿真下板子验证)第一个系数为分频系数,第二个为高电平所占整个方波的比例(Arbitrary integer frequency divider, output square wave adjustable duty cycle (has been simulated under board verification), the first factor for the frequency division coefficient, the second fo
  3. 所属分类:VHDL/FPGA/Verilog

  1. dds

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  2. 本程序代码为DDS的程序代码。采用VHDL语言设计。可以直接仿真实现,-The program code of the program code for the DDS. Design using VHDL language. Simulation can be achieved,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:62.28kb
    • 提供者:wujiebing
  1. usb1.1

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  2. USB 1.1的verilog代码,已通过fpga 程序源代码内容-Verilog code for USB 1.1, has passed through the contents of the source code fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:62.24kb
    • 提供者:huipengliu
  1. gtd

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  2. 近年来,随着交通流量的日益增大,在城市道路上为了缓和行人过马路时车辆与行人争抢道路这一矛盾,在一些行人过马路比较集中的路段如学校、商场等门口的人行横道上加装了人行横道信号灯。 本系统采用单片机AT89C51为核心器件来设计开发交通灯控制器,设计开发人行横道交通灯系统,使系统实用性更强、操作更为简单。 1.在人流量不很多的时候,黄色信号灯以1s闪烁,提醒车辆慢行通过,行人确保安全下通过。 2.在放学、下班、节假日人流量高峰期,按下信号灯的控制按钮,交通灯信号系统时序工作。-In r
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:62.2kb
    • 提供者:刘清源
  1. Foreign-classic-Verilog-code

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  2. 国外经典verilog代码 养成良好的代码风格-Foreign classic Verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:62.17kb
    • 提供者:kria
  1. LCD

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  2. 关于PIC驱动LCD的程序,刚刚入门,弄了一个简单的小程序-It is the PIC,that is about the LCD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:62.17kb
    • 提供者:王龙
  1. FangDou

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  2. 用Verilog语言编写的机械按键防抖程序,使用ISE10.0版本。-Verilog language used mechanical buttons stabilization program, use ISE10.0 version.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:62.16kb
    • 提供者:zhangbiao
  1. lcddispay

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  2. 这个文件是ISE文件,里面描述了一个四位数码管的动态显示程序-This file is the ISE file, which describes a four digital control of dynamic display program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:62.16kb
    • 提供者:maohuhua
  1. S1_38yima_NEW

    0下载:
  2. 本次实验主要实现一个 3/8 译码器,在本实验的程序中是由 SW1、 SW2、 SW3 分别对应三位的二进制。 SW3 SW2 SW1 : 所对应数字及二极管 0 0 0 : 0 DD1 0 0 1 : 1 DD2 0 1 0 : 2 DD3 0 1 1 : 3 DD4 1 0 0 : 4 DD5 1 0 1 : 5 DD6 1 1 0 : 6 DD7 1 1 1 : 7 DD8-This experiment mainly to achie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:62.14kb
    • 提供者:赵厉
  1. 20090218_Holtek_ht1380

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  2. The HT1380 is a serial timekeeper IC which provides seconds, minutes, hours, day, date, month and year information. The number of days in each month and leap years are automatically adjusted. Also, the HT1380 is designed for low power consu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:62.13kb
    • 提供者:prakash
  1. OpenSource_192

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  2. -
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:62.11kb
    • 提供者:duan
  1. SystemVerilogImplicitPorts

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  2. The Accellera SystemVerilog language[3] includes two new features designed to remove much of the tedium and verbosity related to building top-level ASIC and FPGA designs from instantiated sub-blocks. These enhancements permit one of two forms of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:62.11kb
    • 提供者:陈斌
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