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  1. 8051_ADC

    0下载:
  2. AT89C51 Based ADC Program using keil v3. Very useful.-AT89C51 Based ADC Program using keil v3. Very useful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:61.08kb
    • 提供者:Mick
  1. TechXclusives-UsingLeftoverMultipliersandBlockRAM

    0下载:
  2. Xilinx FPGA using leftover multipliers and block RAM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:61.01kb
    • 提供者:Kraja
  1. MCP4822

    1下载:
  2. SPI recever avr programing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-05-06
    • 文件大小:61kb
    • 提供者:trieu
  1. v

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  2. Synthetisable verilog of compact crypto algorithms: RC4, TEA, XTEA, XXTEA. A faster but, more resource hungry version for RC4 and XXTEA is included.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-12-10
    • 文件大小:61kb
    • 提供者:zardoz
  1. JKI状态机

    0下载:
  2. 主要介绍状态机的编程方法以利于编程方便性(The programming method of state machine is mainly introduced)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-14
    • 文件大小:61kb
    • 提供者:SZTHMZ
  1. synth_fft

    0下载:
  2. FFT的VHDL全套代码,可以测试通过了,没问题 只管下载(FFT VHDL full set of code, you can pass the test, no problem, just download)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:61kb
    • 提供者:XmindDB
  1. my_first_fpga

    0下载:
  2. DE0 NANO光盘附带的官方demo。使用者的第一个demo。(Official demo attached to DE0 NANO. The first demo of the user.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-31
    • 文件大小:61kb
    • 提供者:方正
  1. DCT_IDCT

    0下载:
  2. DCT and Idct with vhdl and verilog
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:
    • 文件大小:61kb
    • 提供者:lovers2015
  1. PWM

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  2. 利用Verilog语言设计一个PWM控制器,实现:控制器输入时钟1MHz;控制器输出脉冲周期1kHz,脉宽最小调节步长0.1%。(The Verilog language is used to design a PWM controller, which is realized: the controller input clock 1MHz; the controller output pulse cycle 1kHz, and the pulse width minimum adjustme
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:61kb
    • 提供者:jcg17
  1. multiplication

    2下载:
  2. 在FPGA里面实现了多位乘法器的功能,并用modelsim进行了仿真,还对该乘法器进行了优化(The function of multi-bit multiplier is realized in the FPGA, and it is simulated with modelsim, and the multiplier is optimized)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-02-07
    • 文件大小:61kb
    • 提供者:ldh_hu
  1. FSM_3blocks

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  2. 经典3段式有限状态的verilog HDL描述,在modelsim 中仿真通过。-A classical FSM of three paragrahs, which is described by verilog HDL and simulated in modelsim successfully.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:61kb
    • 提供者:zhouwen
  1. fifo_bde

    0下载:
  2. FIFo参考设计16x32 FIFO with simultaneous read/write operations.-FIFO design-16x32 FIFO with simultaneous read/write operations.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:60.9kb
    • 提供者:leiyu
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