资源列表
Ethernet-FCS-Checker
- Ethernet FCS Checker
usb_xilinx_vhdl
- FPGA核心部分源码，了解FPGA运行原理-FPGA core of the source code to understand the operating principle FPGA
jianyishuzizhong(schacodes)
- 简易数字钟(附原理图)c代码有详细的注释说明，还有详细的操作说明。-jianyishuzizhong c codes in detail
EP1C3_12_3_VGA
- 彩条显示，可以实现横竖和水平的显示，副有源程序-Color Bar shows that can be achieved if they had, and the level of the display, the Deputy has source code
VerilogHDlclock
- 基于VerilogHDL设计的多功能数字钟-Based on the design of the multi-function digital clock VerilogHDL...
74HC85
- 四位数值比较器是一个有多个输入和多个输出组合逻辑电路，在数字系统中有着广泛的应用。它通过比较两个四位二进制数的值，以产生不同的输出结果。本设计兼容数字电路中常用的74HC85数值比较器。-Four numerical comparator is a multiple inputs and multiple outputs combinational logic circuits, has been widely used in digital system. It by comparing th
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- 完整的verilog编写的pcie实例，通过DMA方式实现高速数据收发，对pcie作者有很好的借鉴价值。-Complete verilog prepared the pcie instance, to send and receive high-speed data via DMA mode the pcie of the reference value.
spi
- spi总线的代码，采用verilog编写，验证通过-spi bus code, written using verilog, verification by
design_4
- 利用48M时钟信号定时得到事先设置好的延时，通过延时信号接到蜂鸣器发出提示声音。主持人，抢中，抢答时间到，答题时间到，四个信号分别触发计数延时，最后把得到的三个报警信号相与（因为系统设置为低电平有效），作为最后的报警信号。 每个触发延时计时，在触发信号无效（‘1’）时，将计数值归零，触发信号有效时（‘0’），开始记时钟个数，记到一定（根据需要事先设置好）个数，就得到延时时间（延时时间=时钟个数*时钟周期），时间延时报警信号无效，得到一定时间的报警信号。 -48M clock signal t
watch
- FPGA实现电子钟功能，包括计时、显示日期、设定闹钟、切换12/24小时制等。-FPGA Implementation of the electronic clock function, including the timing, display the date, set the alarm, switch 12/24 hour system.
sram
- FPGA控制SRAM读写时序源码，代码桂发，新手一看就懂-FPGA control SRAM write timing source code Guifa novice understand at a glance
verilog-testbench-preliminary
- 本文简单介绍了逻辑验证的入门知识—如何编写TESTBENCH进行逻辑测试-This paper briefly introduces the logic verification started- how to write TESTBENCH logic test