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EP1C3_12_5_RSV
- 基于ＦＰＧＡ的数字存储示波器，用ＶＨＤＬ实现的，压缩包里是Quartus工程。AD采样送进FPGA，存入SRAM后用DA在普通示波器上可以显示。-FPGA-based digital storage oscilloscope, using VHDL achieved compression is Quartus project bag. AD sample into FPGA, after SRAM into DA in ordinary oscilloscope can display.
VHDL-counter--Test-bench
- Test Bench VHDL Code for Counter
USB_VHDL_CODE
- USB接口控制器参考设计VHDL代码,方便开发FPGA人员进行USB的开发，是一个不错的源码。
CRC_outputlogic
- custom crc generater(verilog/vhdl)
design_3
- 定时器输入端为抢中信号和时钟信号。时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过10秒（9，8，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）。 -Timer input is grab the signal and the clock si
USB控制器VHDL程序
- USB控制器VHDL程（usb_xilinx_vhdl）,用XILINX公司的FPGA实现-VHDL-USB controller (usb_xilinx_vhdl) XILINX FPGA
USB_VHDL_coding
- USB2.0的VHDL描述，很经典了，欢迎大家下载
yejin
- 利用拨码开关控制液晶显示器进行ASIC字符显示-DIP switches control the use of a liquid crystal display for ASIC character display
xinhaoyuan
- DDS产生多种波形信号发生器，包括正弦波，三角波，方波，锯齿波。运行于Altera Cyclone FPGA平台。-DDS signal generator generates a variety of waveforms including sine, triangle wave, square wave, sawtooth wave. Running on Altera Cyclone FPGA platform.
clock_counter_vhdl
- 电子时钟VHDL程序与仿真,10进制计数器VHDL程序-clock counter vhdl
B.rar
- altera usb下载线原理图和cpld程序,altera usb download cable schematics and procedures cpld