资源列表
vhdl_wave
- vhdl_波形信号发生器 产生不同的正弦 余弦 方波 三角波-waveform signal generator to generate sine cosine square wave triangle wave
FSK-modulation-program
- FSK的调制与解调vhdl程序，用quartus ii 进行仿真-FSK modulation and demodulation vhdl program
niguan
- fsk的调制与解调 fsk的调制与解调 vhdl实现-fsk modulation demodulation
12
- FSK调制与解调系统的VHDL程序及仿真-FSK modulation and demodulation system and simulation of VHDL procedures
I2C-MASTER_SLAVE
- i2c_master_slave_communication_protocol_with eeprom24c01c-i2c_master_slave_communication_protocol_with eeprom24c01c
experiment2_dsp_software_design
- 實習目的 本實驗將練習如何運\用 DSP EVM 產生弦波。使學生能夠加深瞭解 TMS320C6701 EVM 發展系統的基本操作，及一些周邊的運\作。 藉由產生弦波的實驗，學習如何使用硬體及軟體。在軟體部份，使 用 Code Composer Studio（CCS） ，包含 C 編輯器、連接器（linker）和 TI 所提供的C源始碼偵錯器（debugger） 。在硬體部份包括TMS320C67 的 浮點 DSP 和在 EVM 板子上的類比晶片。
mini-UART
- URAT资料，用verilog HDL编写，具有完整的信号描述和功能-URAT data write complete signal descr iption and function, with verilog HDL
LIP1743CORE_sdio_tx_fsm
- Verilog SDIO TX FSM module
ii2c
- IIC数据总线的verilog代码，已用modelsim测试通过。-IIC data bus verilog code, has passed the test with modelsim.
Verilog-HDL-code
- verilog 经典例子的源码 非常适用于初学verilog的朋友们-classic example of verilog source code
cpu
- 构造RISC_CPU各个部分的源码，以及验证的pro文件-Construction RISC_CPU various parts of the source code, and verify the pro file
counter60
- 60位计数器，用于倒计时，计时满后有进位。可用于CPLD交通灯设计计时-60 counter