资源列表
choic6-1
- 实现六选一的功能，六位四进制输入，实现同步位选，再加一个译码器就可以实现动态扫描和译码了-Achieve the six elected a function of 6 4 binary inputs, synchronization Choice, coupled with a decoder can be dynamically scan and decode the
counter
- 译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。 变量译码一般是一种较少输入变为较多输出的器件，一般分为2n译码和8421BCD码译码两类。 显示译码主要解决二进制数显示成对应的十、或十六进制数的转换功能，一般其可分为驱动LED和驱动LCD两类。 -a decoder a decipherer
binary_to_bcd.tar
- binary_to_bcd is used for translating from binare to bcd.-binary_to_bcd is used for translating fro m binare to bcd.
EP5_PWM_GENERATOR
- PWM信号发生器VHDL源程序+设计思路等等的内容-The contents of the PWM signal generator VHDL source+ design ideas, etc.
e_32_16
- 8位串行数据转32位数据在转换为两个16位数据的verilog HDL代码。-8-bit serial data transfer 32-bit data into two 16-bit data verilog HDL code.
VHDL_logic_v3
- Altera USB-BLASTER 源码-Altera USB-BLASTER source
I2C_24C01
- megal128的iic访问at24c的eeprom-megal128 the eeprom of iic access at24c
can_verilog
- 基于verilog开发的 ｃａｎ 接口 ＩＰ 核已经调试通过附有说明-can ip
数字系统设计相关
- 这是有关VHDL的相关源代码，有简易CPU、加法器、除法器、计数器等-This is the relevance of the VHDL source code, a simple CPU, Adder, Divider, counters, etc.
PLJ
- 数字频率计实现等精度测量 用VHDL实现-Digital frequency meter
src
- 基于的fpga的示波器的FPGA实现的。详细的给出来示波器系统的各种逻辑功能。-Based on the FPGA oscilloscope FPGA realization. Detailed to the oscilloscope system various logic functions.
1.-VHDL-Code-For-BCD-To-Decimal-Decoder-By-Data-F
- 1. VHDL Code For BCD To Decimal Decoder By Data Flow Modelling