资源列表
Verilog-HDLTOP-DOWN
- 用Verilog HDL的建模来设计一个经简化的只有八条指令、字长为一字节的RISC中央处理单元（CPU）的顶层设计。-Modeling with the Verilog HDL to design a simplified and only eight instructions, word length is a byte RISC central processing unit (CPU) of the top-level design.
44vhdl
- 44个vhdl设计实例，有兴趣的可以看看，希望能帮助大家-44 vhdl design examples are interested can look at, hoping to help people
定时采 集温度值
- 利用labview编程： 8、将7题中的X轴改为时间轴显示，要求时间轴能真实的反映采样时间。想想为什么与上题的显示结果截然不同？ 9、创建头文件，向文件添加采样数据。 内容：创建一个VI，产生头文件，再使用 For 循环定时采 集温度值，并将每次采样时间及温度值以ASCII格式添加到文 件中。 注意：温度值可用随机数+80来生成。-Labview programming: 8, 7 X-axis title to the timeline timeline t
m-mtip-10_100_1000_ethermac
- 10/100 0M以太网MAC解决方案，是IP核的相关说明，利用ALTERA的FPGA设计，QUARTUS软件为开发平台。-10/100/1000M Ethernet MAC solution is the IP core instructions, using ALTERA' s FPGA design, QUARTUS software development platform.
DDS
- 用FPGA实现DDS，代码测试正确，可用于初学者学习使用-FPGA with DDS, code testing is correct, can be used for beginners to learn to use
hsk4571_cuankou
- 串口通信SCI VHDL实现，在QUATTUS||9.0下编写，可在9.0及以上版本运行并下载，芯片为Altera的Cyclone3 EP3C8T1-Serial communication SCI VHDL realize, in QUATTUS | | 9.0 under preparation, can be run in the 9.0 and above versions and download, chips for Altera' s Cyclone3 EP3C8T144
dac_900
- DAC900芯片驱动的Verilog语言描述，亲测可用。另外的是FIR滤波代码和DDS波形发生器的代码。既可单独使用，也可以整合在一起。-DAC900 chips driven Verilog language descr iption, pro-test available. Another is the FIR filter code and DDS waveform generator code. Either used alone or can be integrated.
uart_vhdl_lattice
- 一个基于fpga的源程序，对于初始接住的人来说很有帮助
uart_vhdl_lattice
- lattice的串口仿真的程序- serial port simulated programme of lattice
vhdsincos
- 三角函数硬件实现代码，VHDL代码，供参考学习-VHDL build Sin Cos
vtbird_21
- 雷鸟车尾灯状态机,vhdl实现，对学习VHDL的同学有帮助。-Thunderbird taillights state machine, vhdl realize, the study has helped students VHDL.
examen
- Generate signals and take them out in ports of a microcontroller.