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VHDL(sin)
- 基于ROM的正弦波发生器的设计 一．实验目的 1. 学习VHDL的综合设计应用 2. 学习基于ROM的正弦波发生器的设计 二．实验内容 设计基于ROM的正弦波发生器，对其编译，仿真。 具体要求： 1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成 2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 -ROM-based
e1framerdeframer_latest.tar
- E1 framer logic implementaion
交通灯
- 简易交通灯基于单片机c51程序，运用visual c++ uvision，以及isis pro(this is a simple-traffic-light)
关于timescale的用法
- 关于verilog timescale的解释(verilog)
BCH
- BCH coder and decoder. Uses special DMA connection
标准SDR SDRAM控制器参考设计，Lattice提供
- 说明： SDR SDRAM 控制器 来自lattice 已经分析代码可用!大家可以参考修改，形成自己的实例(Descr iption: SDR SDRAM controller from lattice has been analyzed code available, we can refer to modify, to form their own examples)
avalon-i2c
- 基于verilog的I2C实现，可以通过软核或者ARM核进行控制哦。(The implementation of I2C based on Verilog can be controlled by soft core or ARM core)
disparity
- Disparity mapp code in VHDL
xapp879
- pll 动态从配置锁相环时钟输出，为官网demo(pll reconfig xilinx vivado)
e1framerdeframer_latest.tar
- e1 framder deframer.
友晶Sdram_Control_4Port
- sdram控制器，基础资料以及常用芯片手册(some article about sdram controller, basic datasheet)
rtl
- 实现AD7606数据采集，基于xilinx的6系列(Realization of AD7606 data acquisition)