资源列表
uart_vhdl_xilinx
- xilinx的串口仿真程序-xilinx simulator programme of serial port
Manchester
- manchester coding verilog
decoder
- this an architecture of a decoder :)-this is an architecture of a decoder :)
biyeshejiyuandaima
- 智能打铃系统源代码 功能题目名称： 基于FPGA的智能打铃系统的设计 基本要求：1、基本计时和显示功能（用12进制显示）：包括上下午标志； 2、能够设置当前时间； 3、能够实现基本打铃功能，规定： 上午06：00起床铃，打铃5s,停2s，再打铃5s； 下午10：00熄灯铃，打铃5s,停2s，再打铃5s。 重点研究问题：进行模块划分，并实现各模块的功能； -Smart features a bell system source code Title Name:
CRC
- CRC源程序代码，基于FPGA开发环境的源代码。-CRC source code, FPGA-based development environment source code.
ms430jianpansaomiao33jianpan
- 4*4键盘扫描 1602液晶显示 ms430程序-4* 4 keyboard scan program 1602 LCD ms430
uart_latest.tar
- Universal Asynchronous RT in VHDL.
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- Pipeline and FIFO的FPGA设计-Pipeline and FIFO FPGA design
LC3_CPU
- lc3 cpu 的verilog实现 lc 3 cpu 的verilog实现-lc3 cpulc3 cpu lc3 cpulc3 cpu lc3 cpulc3 cpu
SDR_SDRAM_controler_verilog
- 可以用的通用SDRAM控制器,可以用在FPGA上,是SDR类型的
FPGA_SHUKONG
- 本系统基于altera的quartus7，设计了一个可以进行数控的分频器！-The system is based on altera the quartus7, design a divider for NC!
8b10b_endecode
- 8b转10b的编码和解码程序，已验证。ALTERA官方代码，有编码和解码两个文件-an 8b10b decoder, based on files Martin R and IBM paper