资源列表
modelsim_project_example.tar
- there are exemple in the vhdl
VHDLclokedisplaycounter
- 基于秒表改换的测频率计，分为三个项目立化，分别为计算、时钟、显示。用于FPGA试验台-Change based on the measured frequency meter stopwatch, set of three projects, namely, computing, clock, display.
16qam
- OFDM的16QAM调制与解调,有说明，有需要的朋友可以看看，个人著作-OFDM 16QAM
VHDL-diante-KONGZHI-CHENGXU
- 一个VHDL电梯控制器的程序1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按照电梯运行规则依次响应，每个请求信号保留至执行后消除。
Error-generation
- 误差产生模块：通过给定值与反馈值做差，产生一个带正负的误差值-Error value by a given value and the feedback value make the difference, resulting in a band of plus or minus: error generating module
0023154
- 机器码的转换 对初学8086者非常的有用-8086 machine code conversion of those very useful beginners
Verilog
- 一些关于Verilog分频器设计.doc-Verilog divider design. Doc
std_31002lib
- library vhdl xst hdp src std 31002 dio components xhdp hdlib hdpdeps sub00 library vhdl xst hdp src std 31002 dio components xhdp hdlib hdpdeps sub-library vhdl xst hdp src std 31002 dio components xhdp hdlib hdpdeps sub00 library vhdl xst hdp sr
Fpgamemtest
- 这个是用vhdl语言描写的关于测试FPGA内存的代码。用reset复位，包括.vhdl .ucf .bit文件。我只上传了这3个最重要的。-test memory,including .vhdl .ucf and .bit file~
add
- SCANNER CORE MODULE FOR VERILOG USERS
BASICVHDLCODES
- BASIC VHDL DOCUMENTS BY ASHOK KUMAR.A.M ZEBROS INDIA
sdram_vhdl
- SDR 控制器，采用VHDL语言设计。初学者可以学习和借鉴。-the controller of sdr with VHEL