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  1. cw

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  2. control word generation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:9.06kb
    • 提供者:packiam
  1. FCS

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  2. LabVIEW中所有这些能力的最终结果就是极大地提高了效率。许多方面的证据表明相对于传统编程工具效率提高了4到10倍。因此,这可能是导致不将LabVIEW视为一种通用的编程语言的最主要的原因。它是一个更高级的设计工具,从台式机器到嵌入式处理器,再到FPGA-yet few people realize it was originally developed by scientists to study spin and demonstrate that the Earth is rotating
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:9.06kb
    • 提供者:张涛
  1. LDPC_Encoder_Verilog

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  2. Verilog语言编写的LDPC编码程序
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:9.06kb
    • 提供者:陈楚龙
  1. ctrller

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  2. 本代码是控制SDRAM的VHDL代码,几经优化现已趋近完美,里面主要用状态机实现,现封装为entity,便于调用模块-This code is to control the SDRAM of the VHDL code, optimization has been several times closer to perfection, which is mainly used to achieve a state machine is encapsulated entity, easy to c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:9.06kb
    • 提供者:kaishi
  1. 61i_dp_distram_v6_0_vhdl

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  2. DISTRAM IN VHDL+ ISE Xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:9.06kb
    • 提供者:rocky
  1. liftvhdl

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  2. 四层电梯vhdl 1、 每层电梯的入口处设有上下请求开关,电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式(上升或下降)指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后,经过1s电梯打开,开门只是灯亮,开门4s后,电梯门关闭(关门指示灯灭),电梯继续运行,直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号,并按照电梯运行规则依次响应,每个请求信号保留至
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:9.05kb
    • 提供者:林姗
  1. vga_controller

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  2. 自己写的VGA的IP,avalonMM总线操作-VGA-IP, avalonMM bus operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:9.05kb
    • 提供者:wangyj
  1. uart-from-opencores.rar

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  2. urat from serial to parallel ,urat from serial to parallel
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-13
    • 文件大小:9.04kb
    • 提供者:sakthivel.p
  1. bianma

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  2. 脉冲按键电话按键显示器:设计一个具有7位显示的电话按键显示器,显示器应能正确反映按键数字,显示器显示从低位向高位前移,逐位显示按键数字,最低位为当前显示位。 2.七位数字输入完毕后,电话接通,扬声器发出“嘟——嘟”接通声响,直到有接听信号输入。 3.若一直没有接听,10秒钟后,自动挂断,显示器清除显示,扬声器停止,直到有新号码输入。 -Pulse button phone keypad display: design a seven display phone keypad
  3. 所属分类:VHDL编程

    • 发布日期:2013-12-12
    • 文件大小:9.04kb
    • 提供者:陈莉
  1. uart from opencores

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  2. 用VHDL实现串口 可以实现与pc机的通信 收发 中断都可以 效果比较好-VHDL implement serial port, it can communicate with pc, it can accept and send message, and it can be interrupted.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:9.04kb
    • 提供者:熊明
  1. fifo.vhdl

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  2. 异步fifo的vhdl源代码,可实现异步信号的传送-The asynchronous fifo vhdl source code, enabling the transmission of asynchronous signals
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:9.04kb
    • 提供者:高丽
  1. code

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  2. 32bit ripple adder, 32bit CLA code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-05
    • 文件大小:9.04kb
    • 提供者:Leejs
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