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  1. 8647

    0下载:
  2. Do Vision Measurement PC code, Partially achieved tracking speed iterative relaxation algorithm, K-means clustering algorithm based on the PSO.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-30
    • 文件大小:9kb
    • 提供者:loupoufun
  1. bv617

    0下载:
  2. Own five modulation signal, Mathematics is part of the subspace, Multivariate least squares fitting method of nonlinear equations.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:9kb
    • 提供者:faogiumaobun
  1. icivd

    0下载:
  2. Acquisition and Processing of the speech signal, digital signal processing class-based, Various resource allocation algorithm, Jacobi iteration for solving linear equations class-based.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-30
    • 文件大小:9kb
    • 提供者:faogiumaobun
  1. cdivn

    0下载:
  2. EULER numerical analysis method, Continuous phase modulation signal (CPM) to produce, It comprises aircraft flight attitude control, such as slip angle, tilt angle, roll angle, pitch angle.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-30
    • 文件大小:9kb
    • 提供者:jengfanjun
  1. vp157

    0下载:
  2. Multirate signal processing, Sampling from a priori probability, calculate the weight, Is a practical method of path planning.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:9kb
    • 提供者:jengfanjun
  1. TX_IP_Source

    0下载:
  2. 串口发送ip核,配合 nios 使用,减少资源开支。(uart transmit TX_IP_Source)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:9kb
    • 提供者:haohmf
  1. eetop.cn_GPIO

    0下载:
  2. 通用的GPIO coding,Verilog编码(GPIO coding wrote by Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-05
    • 文件大小:9kb
    • 提供者:jackey527
  1. eetop.cn_uart 源码 (Verilog)

    0下载:
  2. Verilog编写的UART通信模块,比较清晰(UART model wrote by Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-05
    • 文件大小:9kb
    • 提供者:jackey527
  1. bin2ascii

    0下载:
  2. Bin to ascii converter, with leading zeros. Room for improvement, remove the leading zeros.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:9kb
    • 提供者:xenfranco
  1. uart_latest.tar

    0下载:
  2. UART的VHDL建模代码,是一个标准的IP核(UART's VHDL modeling code is a standard IP core)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:
    • 文件大小:9kb
    • 提供者:scenic_lee
  1. BCD码转化为七段码源程序

    0下载:
  2. BCD码转化为七段码源程序。VHDL在FPGA验证(Conversion of BCD code into seven segment code source program)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-11
    • 文件大小:9kb
    • 提供者:zhanglei123456
  1. core1

    1下载:
  2. tmp100温度传感器iic代码,只读,多片(tmp100 temperature sensor iic code, read only, multi-chip)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-19
    • 文件大小:9kb
    • 提供者:上学堂
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