资源列表
usb-blaster
- FPGA的jtag下载线，适用于Actel系列。-FPGA-jtag download cable for Actel series.
udp_ip_stack_latest.tar
- UDP-IP stack with verilog hdl language from opnecores.org
No.2DDS
- 用Verilog HDL实现DDS信号发生器。-DDS signal generator using Verilog HDL.
movingobj
- moving object tracking on fpga
leap1
- 基于quartusII软件的闰年判断器的实现，运用vhdl语言描述-Software leap judgment based quartusII the realization, using vhdl language descr iption
frequency_meteris
- 本设计采用直接测频法，通过对被测信号在1S内上升沿数量直接测出其频率，误差在±1HZ,具有简单、直观、误差小等优点。在测量小于1HZ的频率时，由于延时，外界影响等因素影响，有可能计数器会得到1HZ的量，使得数码管显示“L”或“1”，当测出为1HZ时并不能确定其值是否为1HZ，故本设计的下限频率为2HZ，而不是1HZ。占空比测量采用比被测信号小的信号测量，其误差为±1HZ。-This design adopts the direct frequency measurement method, ba
ultrasonic
- 基于xilinx的超声波测距代码，通过了modelsim的仿真实现-Based on xilinx ultrasonic distance code, through the modelsim simulation to achieve
TLC7524FPGAchengxu
- TLC7524四象限乘法器用FPGA控制程序，该程序没有任何问题大家可以放心下载-TLC7524 four-quadrant multiplier using FPGA control program, the program does not download any question we can be assured
等精度测频
- 采用等精度的方法进行测频，精度高。需要更多源码可联系我，资料很多。
std_ovl_v2p7_Feb2013
- 目前最新的OVL库，里面是标准的ASSERTION模块，支持VHDL刚Verilog，最近在做AXI协议验证的时候用到，分享下-The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.
ppv2
- pipeline流水线用MIPS实现，用的是verilog。解决流水线的各种冲突。-pipeline pipeline with MIPS implementation, using verilog. Resolve conflicts pipeline.
DE2_CAMERA
- 基于DE2实验开发平台的CMOS相机图像采集程序。-DE2 board CMOS camera image acquisition program.