资源列表
fpga-jianpan-ip-core
- 基于fpga的键盘设计ip核的vhdl源代码-Ip fpga design of the keyboard based on the vhdl source code for nuclear
code-vhdl
- code for traffic light controller.
Frame-synchronization
- 帧同步状态机主要是为了克服通信中可能出现的各种意外情况，包括信号丢失、信道误码等造成的通信中断，尽量维护正常的通信的进行。当系统启动后，同步状态机处于失步态，并且不断搜索输入信号中的有效同步模式（“10011011”），一旦当其找到一个有效的同步模式后，进入预同步态；在预同步态还不能完全确定当前找到的帧开始位置（由同步模式确定的位置）是正确的，还需要继续检查2个相隔一个帧长（256个时钟）后的位置是否仍然存在有效的同步模式，如果存在那么同步状态机将进入同步态，否则将返回失步态继续搜索下一个有效的
two_ADF4350_vhdl_code
- 该程序实现：控制两个ADF4350的VHDL程序；多个选通信号的编码。-The realization of the program control: two ADF4350 VHDL program a plurality of gate signal coding.
vhdl
- 数字逻辑课程设计，用vhdl实现红外线传输系统的课程设计，下载验证通过-Digital logic course design, using vhdl infrared transmission system to achieve curriculum design, download verified by
MCU2FPGA_SPI_TB
- 本程序使用Verilog语言实现了SPI接口的设计，可以直接烧到FPGA实现与MCU的通信,自带有测试文件。-The program uses the Verilog language design SPI interface, you can burn directly communicate with the FPGA, MCU, comes with a test file.
sci_host
- fpga实现高速多路同步串口，接收发送模块(Implementation of high-speed multi-channel synchronous serial port by FPGA)
RISC
- URISC的RTL级设计，Verilog代码(Design: URISC RTL Verilog)
module_average_filter
- 一个中值滤波算法的verilog实现。。。。。。。(Verilog implementation of a median filtering algorithm)
vivado2018+IPs
- Xilinx Vivado 2018 License File
drsstc
- 实现SKP/PDM功能的drsstc工程文件(DRSSTC project file for SKP / PDM)
LVDS
- 实现了LVDS的发送和接收，本例程增加了握手信号实现，没有用serdes(The sending and receiving of LVDS are realized)