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35738611i2cmaster
- FPGA设计的I2C总线控制器的MASTER端的程序
dianziqingVHDL
- 简易电子琴 基本代码，不完全，希望有人能补充 -Simple flower basic code, not completely, I hope someone can add
code
- A、B两串行数据转换为并行数据，然后进入加法器模块，进行相加输出。-A, B two serial data is converted to parallel data, and then enter the adder module, add the output.
NCO_sin
- 基于FPGA的NCO设计,采用查表方法.八位地址线,一个周期采点256个,输出八位数据.
spi slave
- SPI 接口的VHDL和Verilog实现。slave模式
designing-of-FIR-filer-based-on-FPGA
- 该文件是基于FPGA设计FIR滤波器设计的VHDL语言代码。-designing of FIR filer based on FPGA
8237a
- simple dma controller in vhdl
PWM_1
- 4路PWM波精确输出。上位机串口控制，可用于各种需要PWM的场合 -4 PWM wave accurate output.PC serial port control, can be used for a variety of occasions need PWM
Four-bit-signed-number-division
- 设计四位定点有符号整数除法器（op=ai÷bi），软件仿真通过后下载到FPGA板子进行验证 [具体要求] 1、 使用clock为输入时钟信号，其频率为50MHz 2、 使用拨码开关sw7~sw4为被除数ai，其中sw7为MSB(高位)，sw4为LSB(低位) 3、 使用拨码开关sw3~sw0为除数bi，其中sw3为MSB，sw0为LSB 4、 使用按钮btn<0>作为输入确定信号，在每次改变输入时按下按钮得到输出结果 5、 以LED7~4为所得商op，LED3
VHDL_digital_lock_design
- VHDL课程的源代码数字密码锁的设计与实现的实验报告，内附源代码-VHDL source code for the course digital code lock design and implementation of the experimental report, included the source code
rtl
- JTAG design verilog code.
VHDL
- 分频器实现不仅可以以偶数倍分频，还可以以基数被分频，可以调整占空比-Divider to achieve not only the frequency can be even several times, but also can be divided base, you can adjust the duty cycle