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FPGAprogram4
- 16位计数器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。 -16 counter design, here is the realization of the above-mentioned functional VHDL source code for all learning and discussion.
bitslip_ctrl
- 该代码用于实现串行数据的位移，至少实现一位以上的位移
PS2mouse
- 应用FPGA开发版的PS2鼠标处理模块，主要讲输入的鼠标ps2_clk ps2_data信号转换为x y方向上的相对位移量-Application development version of PS2 mouse FPGA processing module, the main speaker mouse ps2_clk ps2_data input signal is converted to a relative displacement of the x y direction
ad9516
- 在FPGA上编写的通过SPI总线配置外部PLL芯片AD9516的程序，通过板级调试，验证可用。程序通过状态机实现，将需要配置的寄存器值转为SPI总线的数据格式发送出去。 -Configure external PLL chip AD9516 via SPI bus program on FPGA written by board-level debugging, verification is available. Program through the state machine, you w
VHDL-ysw
- 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能，第二个CNT60实现分钟的计时功能，CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能，当秒种计时模块计时到59时向分种计时模块进位，同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位，到1小时59分59秒时，全部清零。同时，开关K1可以在两小时内暂停秒钟计时模块，分钟计时模块和小时计时模块。各模块的VHDL语言描述如下：-CPLD-based time clock chess c
testbench
- 一个简单的testbench示例，显示基本用法-testbench examples
32_by_8_RAM
- 32*8 RAM。Verilog实现。包含TB。-32 by 8 RAM. Testbench included.
top_module
- AES Encryption Algorithm.... This Module gives the basic overview to indicate the flow of AES Algorithim at different stages by associating various Packages to the module-AES Encryption Algorithm.... This Module gives the basic overview to
I2C_master_top
- I2C主机顶层模块（I2C_master_top）的VHDL语言描述-I2C host top-level module (I2C_master_top) of the VHDL language descr iption
multiple-duts-and-drivers
- implementing verilog code for parallel input and serial output.-implementing verilog code for parallel input and serial output.
LCD3
- 这是一个关于1602液晶显示时钟程序，经测试可以运行。 -This is a 1602 LCD clock program, the test can run.
Electronic-Clock
- 电子表具有显示和调时的基本功能，可以显示时、分、秒和毫秒，并通过按键进行工作模式选择，工作模式有4种，分别是正常计时模式、调时模式、调分模式、调秒 模式。 -Electronic watch has the basic function of the display and adjust, can display when, minutes, seconds, and milliseconds, and through the keys work mode selection, working