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msk
- fsk调制的verilog源代码，对于学习通信和微电子的人应该会有帮助-fsk verilog source code modulation, communications and microelectronics for the study should be helpful people
adder3
- 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行，特别是七人投票表决器，这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is based on the seven-vote, and
RGB2YCbCr
- 视频格式空间转换 verilog语言实现-Space conversion video format verilog language
h_adder
- 采用VHDL语言编写的半加器程序，希望对大家有用。-VHDL language using the half adder program, we hope to be useful.
DSP_INTERFACE
- DSP与FPGA时序接口模块，已经经过测试，保证读写稳定-The Interface of DSP to FPGA
cd53_up
- dwt with vhdl for jpeg2000
fpgaconvert
- 将xilinx 的fpga配置bit文件转换为c语言文件，通过cpu配置fpga-translate？i can t
IIR-digital-filter-design-FPGA
- 基于FPGA的IIR低通数字滤波器设计 IIR low-pass digital filter design based on FPGA-IIR low-pass digital filter design based on FPGA
RGB-to-yuv422
- verilog语言写的视频数据处理相关的代码。实现功能为将RGB数据转化为BT656数据。-verilog language to write video data processing related to the code. Functions for the RGB data into the BT656 data.
v-watch
- 基于fpga的数字电压表的设计，包括ad转换，bcd码转换，分频，3选1模块，小数点生成模块，显示模块组成。-Based on the FPGA digital voltage meter design, including AD conversion, BCD code conversion, frequency,3 choose1module, a decimal point generating module, display module.
an-8-bit-left-shift-register
- 使用VHDL语言设计一个8 位左移移位寄存器。并给出了仿真波形。-Using VHDL to design an 8-bit left shift register. And simulation waveforms.
dac
- 基于fpga的数模转换器接口设计，转换数码管上显示的数字电压-Convert the digital voltage is displayed on the digital tube based the fpga DAC interface design,