资源列表
RSSI_contr
- VerilogHDL.自动增益控制模块中产生控制电压的部分-VerilogHDL. Automatic Gain Control Module have some control voltage
115157715conv_code
- FPGA实现卷积码的功能 是一个卷积码的编译码过程实现 -FPGA realization of the function of convolutional codes
c4240c
- 一个通用计数器的VHDL源代码,只要稍做修改，就可以实现各种进制的计数器。
BCD_digit
- 基于Actel的VHDL编程，实现BCD功能源代码-Based on Actel
rec
- 利用fpga实现同步串口，经验证无误，供大家参考-Use FPGA to achieve synchronous serial port, experience, certified, for your reference
generador
- code to generate a code in a fpga
liangzhu
- 用Verilog语言编写的程序，可以运行在FPGA中，用蜂鸣器产生梁祝的曲调。-Program with the Verilog language, you can run in the FPGA, with a buzzer generating Butterfly tunes.
VHDL
- 硬件描述语言，关于十进制计数器的，有四位和八位的-Hardware descr iption language, the decimal counter, four and eight
FFTSim.m
- 仿真FFT参数对采用FFT算法分析信号频谱的影响。产生频率分别为2Hz，2.05Hz的正弦波合成信号，采样 频率＝10Hz。根据（8-8）式，要实现分辨两个单频信号的目的，DFT的序列长度必须满足 。分别仿真3种 情况下的FFT变换：１）取 的128点数据，计算FFT；２）将128点 以补零的方式加长到512点，计算FFT； 3）取512点 ，计算FFT-fft simulation matlab
eetop.cn_tcd1209
- TCD1209D 时序驱动采用VHDL语言-TCD1209 drive
main
- led灯实现的另一种程序，在OK6410上可以看到现象-Another program implemented by the led lights, the phenomenon can be seen on OK6410
liushuishichazhaobiao
- （一）取得I1，取得I2。 （二）正值化I1 和I2。 （三）正值化后的I1 和I2 送往查表。 （四）取得查表结果Q1_Sig 和Q2_Sig 然后相减-(a) to obtain I1, I2. (two) in I1 and I2. (three) in after I1 and I2 to the table. (four) obtain look-up table results of Q1_Sig and Q2_Sig and then subtracting