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  1. OpticalFiber

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  2. 利用VHDL语言编写的光纤通信,将上位机的命令通过主站处理后,用光纤发送到从站。-VHDL language using fiber-optic communication, the host computer commands through the main points are treated, the fiber is sent to from the station.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:4.33mb
    • 提供者:Harvey
  1. inputoutput_textio

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  2. 关于VHDL读取文件的testbench编写的ppt介绍,挺有用的-testbench for text_io,it is very useful,isn t it.testbench for text_io,it is very useful,isn t it.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:673.4kb
    • 提供者:帅哥新
  1. multiplier

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  2. 个人收集的各种乘法器vhdl源代码,都经过验证,可以直接使用的。-Collected a lot of multiplier vhdl source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:31.76kb
    • 提供者:lise
  1. Text-IO

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  2. 基于VHDL的Testbench读取文件的编写,很有用的 基于VHDL的Testbench读取文件的编写,很有用的-VHDL Code text_io for the "Simple Test Bench" example VHDL Code about text_io for the "Simple Test Bench" example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:777byte
    • 提供者:帅哥新
  1. counter

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  2. 计数器的VHDL源码及其对于的仿真Testbench 文件的编写-VHDL Code about counter for the "Simple Test Bench" example VHDL Code about adder for the "Simple Test Bench" example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:811byte
    • 提供者:帅哥新
  1. TB_VHDL(adder)

    1下载:
  2. 加法器的VHDL源码及其对于的仿真Testbench 文件的编写-VHDL Code about adder for the "Simple Test Bench" example VHDL Code about adder for the "Simple Test Bench" example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:781byte
    • 提供者:帅哥新
  1. CPU-to-VHDL

    0下载:
  2. CPU realization using VHDL CPU realization using VHDL-CPU realization using VHDLCPU realization using VHDLCPU realization using VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.49mb
    • 提供者:fantast_wong
  1. LEDsevensegmentdecode

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  2. LED seven-segment decoding very good use of ~
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.37kb
    • 提供者:王想
  1. FPGA

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  2. FPGA入门系列实验教程 FPGA入门系列实验教程-Introduction to FPGA tutorial series of experiments
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:86.45kb
    • 提供者:吉江
  1. qiangdaqi

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  2. 六路数字式抢答器的主要仿真程序,容纳6组参赛的数字式抢答器,当第一个人按下抢答按钮时,其他组的按钮不起作用。当主持人按下“复位”按钮,所有组的按键才可用。-Six Road, a major digital answering device simulation program, up to 6 groups participating in the digital answering device, when the first one to answer in the button pres
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:5.11kb
    • 提供者:lihuiyuan
  1. rs232

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  2. uart rs232 receiver and transmiter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:3.66kb
    • 提供者:franek kimono
  1. DigitalWatch

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  2. Digital watch write in Verilog HDL language simulate the real clock in Atera DE2 development board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:15.24kb
    • 提供者:minh
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