资源列表
DDRSDRAM_MT46V32M16TG
- ddr控制器 对DDR实现读写控制-ddr control
tron
- Tron game, a video game developed by VHDL.
interleaver_Matlab_Verilog
- Matlb和verilog编的两个文件。是关于OFDM通信中的交织。-Matlb and verilog OFDM communication interleave
Verilog_traffic_control
- verilog,交通灯控制器,包括左/右拐，红、黄、绿灯。-verilog, traffic light controllers, including the left/right, red, yellow, green.
pulse
- 实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the main function is to produce a
bujindianjikongzhi
- 在quartus II下用verilog编写的步进电机位置控制程序，其中包含7个子模块和1个顶层模块，本程序层次清晰、功能明确。乃个人收藏，推荐大家下载学习！-Verilog in quartus II, prepared under the stepper motor with position control program, which contains seven sub-modules, and a top-level module, the program-level clarity
verilog135
- 一百三十五个Verilog hdl 实例教程，经典实例！~-about one hundred and thirty five verilog hdl examples to share with you !enjoy!
sort4
- 基于ISE的FPGA应用，用来实现4输入的冒泡排序。-A application of bubble sort based on ISE.
compare
- 基于ISE的FPGA应用，用来比较两个输入的大小，并对应输出两个值。-A application of comparing two inputs based on ISE.
qiangdaqi-EDA
- 智能抢答器的EDA实现： 1． 四人参赛每人一个按钮，主持人一个，按下就开始； 2． 每人一个发光二极管，抢中者灯亮； 3． 有人抢答时，喇叭响两秒； 4． 抢答时限10秒，从有人抢答开始记时，10秒内不回答问题时喇叭发出两秒声响 -Smart Responder of EDA to achieve: 1. Four entries per person of a button, a moderator, click on Start 2. Each a light-emi
fdivision
- 基于verilog的分频器,以及相应的test bench-A frequency divider based on verilog
dcm_40
- 基于ISE 的DCM IP 核的一个应用，输入100M，输出40M-One application of DCM IP core in ISE.