资源列表
clock_divider
- clock divider for fpga in verilog and vhdl it contains counter.vhd clock1.v clock_divider.doc-clock divider for fpga in verilog and vhdl it contains counter.vhd clock1.v clock_divider.doc
hdlc
- HDLC协议控制器，用FPGA实现的verilog源代码-HDLC protocol controller, implemented with FPGA verilog source code
1000samples-on-verilog
- 1000个Verilog编写的例程~绝对超值!-Routines written in Verilog 1000 ~ absolute value!
i2c_bus
- i2c总线控制器的verilog的实现，编译环境quartus-i2c bus controller verilog implementation, build environment quartusII
GrayCounter2
- gray counter for async FIFO design
divider
- verilog divider hardware
yedek_son
- a basic Mode Decision hardware for Variable Block Size Motion Estimation in verilog
DDSVerilog
- Verilog 实现的DDS源码，可以配合NiosII软核使用 -Verilog realization of DDS source, you can use with soft-core NiosII
led_control
- 本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择信号由地址线A0控制。 -The experimenta
display_with_dia
- 本实验仪提供了6 位8段码LED显示电路，学生只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后，选择相应显示位。 本实验仪中 8位段码输出地址为0X004H，位码输出地址为0X002H。此处X是由KEY/LED CS 决定，参见地址译码。 做键盘和LED实验时，需将KEY/LED CS 接到相应的地址译码上。以便用相应的地址来访问。例如，将KEY/LED CS接到CS
SignalTap_IIFPGA
- 在使用vhdl编程中，用signaltap进行逻辑仿真，fpga，有用-Using vhdl programming, with signaltap logical simulation, fpga, helpful
QPSK
- 基于FPGA的QPSK调制解调电路设计与实现 -QPSK