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  1. digital_clock

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  2. 利用VHDL语言设计一个电子时钟,包含相应的设计子程序及仿真结果-The use of VHDL language design an electronic clock, including the design of the corresponding subroutines and simulation results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:59.12kb
    • 提供者:fengjinhua
  1. trr

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  2. 用電路圖所設計的counter 淺顯易懂-Circuit designed with easy to understand counter ~ ~ ~ ~
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:40.4kb
    • 提供者:段序
  1. WORK32

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  2. vhdl32路彩灯设计 maxplus平台 比较齐全-vhdl process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:330.32kb
    • 提供者:solarain
  1. 8bit_adder_AND_4x4_Multiplier

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  2. 位加法器的verilog程序与4×4 乘法器的verilog描述-Verilog-bit adder of the procedures and 4 × 4 multiplier verilog descr iption! ! !
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:865byte
    • 提供者:mhb
  1. EDAsy

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  2. EDA 工具的使用,及Verilog和VHDL语句讲解!有实际例子即仿真过程!-EDA tools, and Verilog and VHDL language to explain! That is, there is a practical example of simulation!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.68mb
    • 提供者:mhb
  1. SPWM_ADC_LCD

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:123.17kb
    • 提供者:zyb
  1. ADC1407

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.53kb
    • 提供者:zyb
  1. DDS_VHDL

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  2. dds 用vhdl语言写成,可以看看!dds dds dds-dds vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:251.48kb
    • 提供者:ma
  1. PS2

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  2. ps2接口控制程序,采用verilog hdl-ps2 interface control program, using verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:596.37kb
    • 提供者:joshenls
  1. microblaze_v7_10e

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  2. Xilinx软核microblaze源码(VHDL)版本7.10-microblaze IP core of Xilinx, Edition:7.10
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:402.19kb
    • 提供者:machenghai
  1. timer

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  2. 基于硬件描述性语言vhdl的定时器timer的设计-timer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:888byte
    • 提供者:昕宇
  1. TheDesignersGuidetoVHDLfiles

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  2. Its a code guide. a helpful tool to learn VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:17.42kb
    • 提供者:aishwarya
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